数字版图如何做LVS验证

kinglij · 发表于 2011-8-2 22:35:51

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本帖最后由 kinglij 于 2011-8-3 12:53 编辑

具体步骤如下：
1、用Encounter生成了gds和verilog文件
2、将gds用icfb导入，并与标准单元相merge生成了完整的版图。
3、用v2lvs命令将verilog转成cdl（v2lvs -v top.v -o top.cdl -s standard.cdl -s0 VSS -s1 VDD）
4、利用第二步生成的完整的版图和第三步产生的cdl网表做LVS
现在遇到的问题是：
1、port数完全不对。在版图里面打了上百万个lable，但是网表里只有几十个
2、nets数完全不对。网表比版图也多了几十万条
3、instance数也不对。
4、property也不对。
尝试着在版图中把没用的lable全部删掉，lvs结果显示port数一致了，但是net数还是差了几十万....

快抓狂了，片子马上就要流出去了，但是这部分lvs始终过不了，急求高手指点

sumit_enggr · 发表于 2024-10-30 16:34:59

Thanks

Eloise_111 · 发表于 2024-9-27 23:15:43

楼主有没有做过SMIC 350nm的工艺呢，同样遇到类似的问题了

看不懂LVS的报告

筱小楠 · 发表于 2024-9-26 11:23:43

calibre应该怎么设置

292437010 · 发表于 2019-3-16 11:02:19

图片上这个问题我出现过，原因是cal网表对应报错的几个cell没有电源和地的连接关系，打开网表，参照其它正常的cell依葫芦画瓢添加电源/地上纠结军了

刺客无痕 · 发表于 2017-9-12 08:57:58

回复 21# ICSYS

calibre

第三朵浮云 · 发表于 2017-9-11 19:23:01

我怎么没看到VNW VPW

18482100828 · 发表于 2016-9-11 15:01:24

学习了学习了

ustcxiaojiu · 发表于 2016-3-14 09:55:25

学习了学习了

zhou_charles · 发表于 2015-12-26 16:56:22

如何merge standcell？

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