PCIE4.0 CEM协议解读之均衡/插损

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• 发送器均衡
  

对于2.5GT/S速率的信号，对系统板和AIC板的发送端使用3.5dB的去加重可以有效的减少ISI（码间干扰）；对于5GT/S速率的信号，对系统板和AIC板的发送端使用3.5dB或者6dB的去加重可以有效的减少ISI（码间干扰）；对于8GT/S或者16GT/S速率的信号，对系统板和AIC板的发送端配置通常使用协议中的preset进行扫描配置，其中至少有一种满足spec眼图要求，则可说明通道设计风险较小，当然一般为了保证设计足够的裕量，仿真至少要保证两种以上配置满足要求；那么什么是去加重呢，它又是如何做到减小ISI的呢？简单来说，去加重就是为了补偿通道上过多的高频损耗，在信号发送端，简单粗暴地直接去掉一定量的低频成分，以保证经过通道后，接收端收到的信号，低频成分和高频成分叠加后能够恢复出正确模型的信号。详细地可能需要一个章节的内容来阐述，所以这里就长话短说到这吧。系统板还需要满足要求：a. 8GT/S的传输速率下，系统板的初始预设为P1、P7或者P8；b. 如果系统板插损大于12dB，在8GT/S的传输速率下，初始预设配置为P7或者P8，在16GT/S的传输速率下，初始预设配置为P7（这种额外的要求，可能也一定程度上说明了，P7的预设值对信号的恢复能力是最强的，因此对于通道设计很差的情况下，先用P7配置来验证也是最快速得到满足spec眼图的方法）；AIC卡还需要满足要求：a. 系统板损耗小于12dB的情况下，AIC在8GT/S速率下误码率要小于1E-4，配置为P1、P7或者P8；b.系统板损耗大于12dB的情况下，AIC在8GT/S速率下误码率要小于1E-4，配置为P7或者P8;c. AIC在16GT/S速率下误码率要小于1E-4，配置为P7;

• 差分特性
  

（1）差分对内等长差分对内的PN skew会导致差模向共模的转换，而共模信号会加重EMI，因此，一般AIC要求对内skew为2.5mil，而系统板要求是5mil；（2）差分阻抗@5GT/S 阻抗要求68ohm~105ohm；@8GT/S 阻抗要求70ohm~100ohm；@16GT/S 阻抗要求72.5ohm~97.5ohm；注意，当前的阻抗要求只适用于电气拓扑章节所指的拓扑，其他形态的系统拓扑结构需要根据相应形态的spec来看阻抗的要求，如果产品的拓扑形态没有具体的协议与之对应，就用base Spec作为依据，不过，base spec应该是没有对阻抗做特别的说明，其实也可以理解的，毕竟我们最终关心的是全链路的阻抗连续性，及与之关系紧密的差回损数据，只要整个系统的设计都可以自主把控，阻抗具体值也许就没有那么重要了，只要保证全系统的连续性就可以了。（3）插损@16GT/S 要求插损小于8dB，链路从金手指到芯片pad，包含芯片封装，不包含金手指连接器，一般芯片封装如果没有模型的话，可以按照1.5dB@8Ghz来留裕量；协议也要求了，从金手指到芯片的传输延时不能超过750ps，大约为4500mil左右，但是，这个长度应该也是来控制插损的，而插损跟板材和线宽等都有关系，也许只要满足插损的要求，长度超一点，风险也是可控的，如果不方便仿真的话，在FR4板材，用5mil的线宽，长度在4inch以内作为一个经验设计。

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