IIC总线设计

npucat · 发表于 2025-2-14 00:02:43

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在设计IIC总线的时候，仿真代码没问题但最后综合的时候出错了，

大家有没有碰到过仿真出来的和综合出来的网表出入特别大的情况，找了好久也没找出来问题在哪，已附图片，完整源代码在new.7z中

感觉是我在顶层实例化了一个时钟控制模块那出的问题，但也不清楚问题出在哪

daviehj · 发表于 3 天前

出入具体是指什么，什么东西被优化掉了？

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