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职位描述： 负责Top/Subsys/Block RTL的逻辑综合，形式验证, 时序优化等工作； 与前、后端团队合作，制定CPU，CMN，PCIE，DDR等复杂模块的clock/reset方案，low power方案，Memory选型和配置； 负责各个模块和Top Flatten SDC的生成，检查和完善，确保Timing Signoff安全； 负责验收前端设计RTL Code质量，完成CDC/RDC check以及Review 其他设计交付件等工作； 与后端PR工程师合作完成PPA性能优化和Correlation； 维护和完善Synthesis Flow和SDCGeneration Flow； 完成低功耗设计，PTPX功耗分析，MVRCCheck。 职位要求： 熟练使用DC/Genus/PT/Formality/LEC等EDA工具，掌握Synthesis, Formal和STA的方法学； 对SOC有较深的理解，尤其对CPU，一致性互联，DDR & PCIE， CRG有较深理解； 熟悉SDC约束方法，具备SDCGeneration和成功Tapeout的经验 福利：股票期权 绩效奖金 五险一金 带薪年假 定期体检 弹性工作 年度旅游 餐补
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发表于 2022-10-13 11:41:42
