设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜全文
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › 资源共享 › EDA资源使用讨论 › questasim的问题
返回列表 发新帖
查看: 2140|回复: 2

questasim的问题

[复制链接]
发表于 2021-10-22 16:51:12 | 显示全部楼层 |阅读模式
悬赏10资产已解决
有大佬知道在使用questasim10.7c的过程中出现了下方的错是上面原因吗？希望有大佬可以指点一下，万分感谢 image.png



image.png

最佳答案

smn1380

查看完整内容

Before you start simulation by running vsim, you should compile your vhdl/verilog source codes into work lib.
回复

使用道具 举报

发表于 2021-10-22 16:51:13 | 显示全部楼层
Before you start simulation by running vsim, you should compile your vhdl/verilog source codes into work lib.
回复

使用道具 举报

A1985
发表于 2021-10-22 19:52:43 | 显示全部楼层
vlib work
回复

使用道具 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 ) |网站地图

GMT+8, 2025-10-18 00:21 , Processed in 0.017259 second(s), 5 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表