Export CDL如何设置可以转出电流源idc电压源vdc

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如题Export CDL如何设置可以转出电流源idc电压源vdc

其实这个不是根本目的，根本目的是想解决designer留在电路中的仿真用的激励影响LVS验证的问题，除了删掉，应该可以通过设定滤掉才对吧，像电阻电容电感都可以

之前在另一个帖子里面，朋友们说用LVS FILTER "cellname" SOURCE SHORT/OPEN来达到预期目的，但是我转出来的CDL中vdc、idc之类的东西是不存在的，因此option很难生效

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自己顶一下，别沉呐

layout123

既然网表中不存在，那为什么还会影响到LVS呢？一般都是用的lvs filter

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回复 3# layout123

因为这东西在source里面把net分成两段了啊，这样就和layout不对应了呗

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有人知道不？

qiaqianvwu

转不了，只能电路设计者去删除修改，这个应该是用spectre仿真时才会碰到，其他工具如spice用netlist仿真也同样不能有这些电流源电压源的，要么designer自建一个symbal去替换，但就工作量来说还是删掉更快。

chunnuan0

我的诉求刚好和楼主相反，楼主有什么好办法吗？
我是希望Export CDL时，就将res两端的net抽成同一根，而不是直接不显示res，但是res两端的器件还是断开的不同的net。
有没有大佬知道，我开了悬赏帖子。