PLL系统级仿真

何平 · 发表于 2014-10-21 21:38:35

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我想用Cadence里面自带的PLL各种模块的symbol搭建一个PLL系统级仿真，但是我用到分频器的时候，对这个用verilogA语言编写的symbol，其参数设置，还有其整体symbol的外端接口表示看不懂参数设置项为： Y9AJQ2]0U8FYYA04]0C3}X8.jpg

这个gain 和min_sigdenom 分别代表什么意思，比如说我要一个100分频，那这几个参数怎么填呢？

外端接口为 N)XOISM~KYWK3FWEZXKO5.jpg

输入怎么有两个接口呢？那输入信号应该接哪一个呢？

wer004aqqcom · 发表于 2014-10-23 10:00:20

回复 1# 何平

看他的verilogA代码，gain是输出的高低电平幅度。

wer004aqqcom · 发表于 2014-10-23 10:01:57

回复 1# 何平

signumer 的电压是分频数。比如说是10V，那么分频就是10倍咯。另外两个是输入和输出。

christ0426 · 发表于 2014-10-28 08:29:10

ganxiefenxiang

nareshreddy · 发表于 2014-11-10 00:17:41

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