寬I/O標準推動TSV 3D堆疊性能

even_ryen · 发表于 2012-6-26 13:51:46

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今年一月份，JEDEC為寬I/O(Wide I/O)行動DRAM發佈的標準中，使用了矽穿孔(TSV)在三維(3D)積體電路上連接DRAM和邏輯。憑借其512位元寬的數據介面，在不增加功耗的前提下，JESD229寬I/O單倍數據速率(SDR)的頻寬是低功耗雙倍數據速率2(LPDDR2)規格的兩倍。

在同構晶片間使用TSV連接的元件已經上市。寬I/O領先以TSV方式連接異構晶片的技術。

提供同構TSV連接元件的公司有Xilinx(其Virtex-7 2000T現場可程式閘陣列，使用TSV連接邏輯和邏輯)、三星(其32GB的暫存器式雙列直插記憶體模組(RDIMM)使用DRAM與DRAM的堆疊。有許多極具說服力的理由支援同構TSV連接。賽靈思公司聲稱，其元件每瓦的晶片-晶片間連接頻寬提升了一百倍，而延遲只有五分之一；三星則宣稱降低了40%的功率。

甚至一款具有比我們今天能生產的元件所能擁有的單元(cell)多一倍的元件也可利用TSV連接兩個同構晶片。但當一款元件具有比我們今天可以生產的元件更多不同種類的單元時，會產生什麼？

TSV技術的全部潛力與其能夠連接不同實體性質的晶片息息相關。雖然有可能把邏輯、記憶體、射頻(RF)、類比、電源和影像感應電路做到同一顆矽晶片上，但若希望以最低成本、實現最佳性能，那最好是將它們分放在不同的晶片上。

與許多新技術一樣，TSV有一個高於它所取代技術的啟動成本，簡單地減少堆疊內晶片的成本未必足以證明其物有所值。TSV技術的理想應用，是那些能夠從其帶來的頻寬、延遲和功耗的顯著改善受益的應用。

考慮下一代智慧手機、平板電腦或小筆記本的邏輯晶片和DRAM間的介面。這些下一代元件將需要在邏輯和DRAM間具有約100Gbps的峰值頻寬，這是目前在此類產品中發現的晶片到晶片介面間的最高頻寬。許多邏輯製造製程包括產生一定量嵌入式DRAM的能力。但採用專用DRAM製程製成大量DRAM要便宜得多。

目前每一顆2Gb DDR3元件都包含20億個電晶體，每顆售價不到一美元，能輕鬆滿足用不同製程製造邏輯矽晶和DRAM矽晶的經濟性考量。因為記憶體延遲是系統單晶片(SoC)的關鍵性能指標，所以，低延遲DRAM介面具有優勢。在智慧手機內，重載下的DRAM可以消耗全部電能的25%：傳輸每位元所需功耗的每降低一點點，都可大幅延長電池續航時間。

寬I/O標準透過顯著提高性能和降低功耗，充分利用了3D矽晶堆疊。透過採用低速低容抗連接，寬I/O傳輸每位元數據的功耗約為LPDDR2的一半。透過使用大量I/O陣列，寬I/O的頻寬達到了100Gbps，是雙通道LPDDR2連接的一倍。

那麼，如何使用LPDDR2才可以達到100Gbps的記憶體頻寬呢？以具代表性的智慧手機為例，電池占了手機品質和體積的一半。假設DRAM使用了25%的主動電能。如果電池續航時間不變，其他條件也保持不變，若使LPDDR2 DRAM的頻寬翻一番達到100Gbps，那麼電池體積需要增加25%。這後一款手機會比前一款厚12.5%，重量也更重。而寬I/O將在與LPDDR2相同的功耗下，使頻寬加倍，且對手機的重量或體積沒有任何影響。

2011年12月，ST-Ericsson、CEA-LETI、意法半導體和Cadence宣佈，他們將就「寬I/O記憶體介面下一代(Wioming)計畫」進行合作，該計畫旨在透過在邏輯和DRAM之間使用寬I/O連接來生產三矽晶堆疊。Cadence的角色是為晶片設計和堆疊建構提供電子設計自動化工具以及開發該計畫的記憶體控制器。

要生產TSV，除了所需的製造和封裝能力外，寬I/O生態系統還需要用於記憶體控制器和實體層(PHY)的高品質的設計影像處理器(IP)。由於DRAM是制約性能的主要因素，同時也是系統功耗大戶，Cadence利用其在低功率DRAM控制器方面的專長來開發寬I/O控制器。

測試是寬I/O生態系統的另一個關鍵領域。Cadence和IMEC發佈了一款用於3D堆疊連接的自動化測試方法。雖然JESD229為寬I/O DRAM指定了邊界掃描，但沒有提及如何測試記憶體陣列本身。在典型的TSV堆疊建構流程中，在晶圓減薄、TSV成形和堆疊過程中，DRAM必須遭受嚴酷的‘折磨’。即使從記憶體供應商拿到的晶片是良好的，在堆疊後測試該DRAM也很有必要。Cadence的方法擴展了業已與記憶體控制器整合在一起的記憶體內建自我測試(BIST)引擎，它支援發現由TSV製程導致的新類型DRAM錯誤。

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圖1。使用TSV的一款3D-IC。

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圖2。每個封裝內的低功耗DRAM頻寬。

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圖3。 Wioming 3D IC堆疊示意圖。