有谁了解关于数字电源控制器中使用的延迟线ADC的知识

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最近在研究这方面的东西,现在对于延迟线原理有点困扰.
delay2line 结构的原理是:随着电
源电压的降低,标准CMOS 逻辑门的延迟时间增加. 在一阶情况下,延迟时间td 和电源电压VDD有如下关
系: td = KVDD/( VDD - Vth) 2 ,其中Vth是MOS 管的阈值电压, K 是一个与器件、工艺和负载有关的常数. 当电源
电压远大于阈值电压时,可以认为td 与VDD成反比.
Delay2line A/ D 的结构如图2 所示,该结构在两个控制信号: test 、sample 作用下工作. test 信号为“0”时
所有的延时单元(delay cell) 清零,即t1 , t2 , t3 , ⋯, tn 都为“0”. test 信号置“1”后, t1 , t2 , t3 , ⋯, tn 相继跳变
为“1”,而且跳变的时间间隔相等,都为td. 从test 信号置“1”,经过一个固定的时间间隔, sample 信号有效,
延时链上的信号t1 , t2 , ⋯, tn 被采样到q1 , q2 , ⋯, qn 上. 采样的信号是111 ⋯000 的形式,即前面的若干位
为“1”,后面的为“0”. 而且,加在延时单元上的电源电压(VDD) 越高,采样信号( q1～ qn) 中的“1”越多. 采样
信号经过译码电路(decoder) ,得到输出( e) .

疑问:如果按照延迟原理,假设输出为3位,则需要8个延迟单元,当电压最大时,输出为11111111,当电压最小时,输出为10000000.则最小电压对应的延迟时间为最大电压的8倍,即要求延迟时间对电压有很高的敏感性.而实际中,最大电压与最小电压之差,即量化范围只有几百毫伏而已,如何设计延迟单元,使的延迟时间特性达到需要.另外,如果位数提高的话,则需要更苛刻的特性,我不知道是我对原理理解有误,还是有没有考虑到的地方.希望高手不吝赐教!

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研究的好早啊~~~~~~