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查看: 74850|回复: 111

如何用VHDL或verilog HDL实现时钟的2倍频？

发表于 2003-8-7 19:33:03 | 显示全部楼层 |阅读模式

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有没有人做过？介绍一下？
好像有资料说用锁相环来实现。
不知道也没有用过那个东东。
thx

东东, 锁相环, 有没有人

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楼主| 发表于 2003-8-10 11:37:02 | 显示全部楼层

如何用VHDL或verilog HDL实现时钟的2倍频？

我们一起交流交流。
我问别人是说用锁相环加延时和异或门来实现。
我看来一下帮助，可以用PLL和CLKLOCK实现锁相环。
但找不到他们的时序。
我的邮箱是xzffff@163.com

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楼主| 发表于 2003-8-13 21:03:38 | 显示全部楼层

如何用VHDL或verilog HDL实现时钟的2倍频？

怎么文章只有两个时钟波形图的？
能不能介绍具体些？
thx

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