看看俺的这个程序，有错误编译不过去[verilog]

bravelu

你的shifter不该定义为inout

bravelu

reg [2：0] SHIFTER[11：0];  
现在综合器好像已经能综合这样的表述了，也许可以，不过空间似乎大了点reg [2：0] SHIFTER[3：0]应该就可以了;

bravelu

楼主的 shifter[11:0] 应该是对的，我记错了，sorry。
另外，for语句在边界确定的情况下是可以综合的。