DRC报错，请教解决办法

jiangrui666 · 发表于 2022-5-17 19:22:18

图1解决方法：Mn包Vn-1(n是比n-1高一个层次，如M3和V2)至少需要0.15u（没指定方向，就是任意方向），增加Mn的面积，直到满足0.15um的约束；图2我没看懂具体的情况；图3是说SN和SP重叠了，调整SN和SP就行了。（半导体物理中有一个杂质补偿的概念解释了为什么不要SN和SP重叠）

jiangrui666 · 发表于 2022-5-18 22:36:48

kingsl 发表于 2022-5-18 22:06
我想了一下，有可能是我导入的时候map文件不对，个人觉得将图中所有的TM1层全部换成M3 问题一应该能解决 ...

我之前没用过，不知道呢

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