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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 单独对一个IO cell做LVS，竟然也出错
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查看: 4691|回复: 9

[求助] 单独对一个IO cell做LVS，竟然也出错

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发表于 2022-1-19 08:40:56 | 显示全部楼层


   
jake 发表于 2020-11-25 01:37
可能我们公司的库不全，没有找到 PDDW0204CDG, 只找到 PDDW0208CDG。 在 Cadence 里打开看layout, 明显是缺 ...


自己做的IO，会有timing相关的lib吗？也有做IO filter/IO corner等单元吗？
这一套IO的设计流程大概是怎么样的？
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