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标题: 第九届全国集创赛IEEE杯国二回顾：高速串行接口接收机模拟前端设计 [打印本页]
作者: Starry梵空 时间: 昨天 15:51
标题: 第九届全国集创赛IEEE杯国二回顾：高速串行接口接收机模拟前端设计
第九届全国集创赛IEEE杯国二回顾：高速串行接口接收机模拟前端设计
个人背景
我们是东南大学的参赛团队，团队三个人都是研究生，都是研二。我们所在实验室主要研究方向是射频前端设计，而我们主要负责给射频前端提供时钟的锁相环设计。平时我们设计会经常使用到电感，经过和团队成员商量，本次集创赛IEEE赛题和我们研究方法比较契合。最后通过团队成员的互相配合，以及冉谱提供的RFIC-GPT大力支持，我们最后也取得了华东赛区一等奖以及全国总决赛的二等奖的成绩。我们对这个结果也是很满意的。
赛题介绍
赛题要设计一款高速信号串行接收机模拟前端，该电路能够应用于高速串行解串器中。利用成熟的65nm工艺，具备高线性度、高带宽的特点。模拟前端一般由输入端接、连续时间均衡器和可变增益放大器（Variable Gain Amplifier， VGA）三部分组成。其中，连续时间均衡器常采用连续时间线性均衡器（Continuous-Time Linear Equalizer, CLTE）实现。而影响最直接的就是CTLE的性能。为了使得均衡效果良好，CTLE的AC曲线峰值增益频率至少大于奈奎斯特频率[1][2][3]。
（1）推荐采用工艺
65nm CMOS工艺
（2）设计指标
1．系统组成：输入端接、输入AC耦合、CTLE、VGA
2．性能指标要求：
（1）工艺：65nm CMOS
（2）电源电压：1.2V
（3）输入端接：差分100欧姆，具备片上隔直电容
（4）输入电容：PAD电容60fF，ESD电容100fF
（5）数据率：支持100Gbps PAM4信号
（6）输入信号幅度：支持不小于差分1.0Vp2p的输入信号幅度
（7）均衡能力：Nyquist频率处可提供3~12dB的peaking
（8）功耗：低于20mW
项目实现过程
赛题指标中最严格的就是CTLE的AC曲线峰值增益频率至少大于奈奎斯特频率，在该赛题中至少是25GHz，但往往为了实现良好的效果，其峰值增益频率要达35GHz左右；
（1）基于CML架构[4]
优点：结构简单，通过控制源简并电感和电容控制均衡和增益；
可以采用shunt inductor拓展带宽；
缺点：多级级联，输出摆幅受限，线性度较低；
其带宽受限，紧跟着工艺迭代更新而提升；
（2）Gm-TIA架构的CTLE[5]
( , 下载次数:
1 )
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优点：每一级都采用Gm和TIA单元，利于低压操作；
TIA输入阻抗较低，Gm单元电压幅度小，线性度高；
缺点 Gm单元的输入对管会引入 额外的噪声；
Gm单元通常表现出较低的增益，难以应用于高插损信道；
（3）inv架构的CTLE[6]
优点：节省电感、电容和电阻等无源器件的面积；
分配Gm来控制DC增益和低频增益，适合复杂信道；
缺点：应用于高速时，需要较大尺寸增加电流，但会增加电容；
反相器速度受限于工艺，更加适用于先进工艺
（3）本赛题拟采用的架构
基于cherry-hooper架构的CTLE
Cherry-Hooper 放大器的核心优点在于能兼顾高增益与高带宽，通过跨导放大器和跨阻放大器级联，实现级间阻抗匹配，减少信号传输损耗，避免传统多级放大中增益与带宽的严重冲突。同时，它借助局部反馈结构抑制非线性失真，提升信号保真度，且整体稳定性强，不易出现自激，在高速信号处理场景中表现突出。
提升带宽时，可从结构参数优化入手：一是合理选择各级跨导值，增强信号驱动能力；二是调整负载电阻与反馈电阻的阻值，降低级间寄生电容影响；三是优化器件布局，减少寄生参数，通过这些方式在保证增益的同时，有效扩展放大器的带宽范围。可以适配本赛题的速率要求。
（5）具体实现办法
选定电路结构并完成前期仿真后，电感版图的绘制成了棘手的挑战。以往的设计模式是：先凭前期仿真敲定电感值、耦合系数、Q值等关键参数，再套用Greenhouse、Wheeler这类公式算出无源器件的几何尺寸，接着按此绘制版图并做电磁仿真，看结果是否合格。合格就结束设计，否则就得反复调整版图直到达标。这种做法有两个明显问题：一是调整版图尺寸时，要反复修改并进行电磁仿真，非常耗时；二是所参照的公式在高频情况下精度不够，到了几十吉赫兹频段偏差会很大。
为此，我们可以使用RFIC-GPT这一辅助工具（在线访问地址：service.icprophet.com），用于电感设计工作。与传统依赖公式和经验的设计模式不同，RFIC-GPT能更便捷、高效且精准地完成无源器件的版图绘制与仿真。
具体操作流程十分简洁：只需先选定目标无源器件的类型，再录入前期仿真确定的器件参数，点击提交计算后即可获取结果。同时，针对不同参数需求，RFIC-GPT还会提供多组生成方案。以电感设计为例，在明确工作频率与工艺条件后，仅需输入电感值、Q值，计算后便能同步得到“电感值误差最小”“Q值误差最小”“综合误差最小”三类版图结果，为使用者提供了充分的选择空间。
此外，生成的版图可直接下载为GDS文件，导入Virtuoso后即可直接使用。借助RFIC-GPT，无源器件的绘制与迭代时间大幅缩短，让设计者能将更多精力投入到电路其他核心部分的设计中。
下面就以第一级电感为例进行设计，由于赛题对应的工作频率是25GHz，所以我选定频率也为25GHz，根据前仿得到的结果，选定品质因数为20，电感值为300pH，自谐振频率选择100GHz，工艺节点选择是65nm，金属层厚度选择3.4um，电感选择对称电感，信号传输方式选择差分
将生成好的gds文件导入到virtuoso中，在Layout中首先调整好层信息，再使用EMX进行电磁仿真。生成的电感版图如下图所示，电感的几何尺寸，电学参数也基本与RFIC-GPT工具计算得到的一致。
使用emx进行电磁仿真验证感值和品质因数
可以看出实际电磁仿真误差非常小。
通过冉谱的软件，我们可以画出剩余电路模块需要的电感。最后将电感的snp文件与其余电路元件用pex反提得到后仿文件一起进行后仿：
最后本设计总体版图如下图所示：
最后我们设计总体的接收机模拟前端指标如下表所示：
在组委会提供的5、10、15dB的信道插损模型文件下，进行眼图仿真对性能进行验证，得到最终的三个眼图如下：
5dB插损信道 最终后仿眼图（左）CTLE（右）VGA
10dB插损信道 最终后仿眼图（左）CTLE（右）VGA
15dB插损信道 最终后仿眼图（左）CTLE（右）VGA
由于我们CTLE最高增益峰值频率达到了41G，可以支持符合IEEE 802.3ckg规范112Gbps PAM-4，如下图所示
28G处7dB插损信道 最终后仿眼图（左）CTLE（右）VGA
经验总结
通过这次集创赛，我们小组三人在高速信号串行接收机模拟前端设计中收获颇丰。尽管此前我们都有一定的模拟电路设计经验，但完整走完从前端电路前仿、后仿到功能验证的全流程，对我们而言还是首次。在此，我想分享几点实践心得： 首先，在面向增益峰值频率这一核心指标的设计中，高速频段下前后仿的性能差异尤为显著，尤其要重点考量各类寄生参数的影响——比如布线引入的寄生电感、器件间的寄生电容等。这些寄生效应不能忽略，前仿阶段可先用典型值电感/电容建模替代，提前预留性能冗余，避免后仿时因寄生导致增益峰值频率偏移或性能大幅恶化。 其次，后仿无需等到前仿参数完全固化再启动。
像电路中关键的电感这类无源器件，可提前开展电磁仿真，将生成的Nport文件回代到前仿电路中，根据联合仿真结果及时调整电路结构或参数。这个过程中，我们借助RFIC-GPT工具快速生成符合设计需求的电感版图，省去了反复计算和调整尺寸的时间，极大提升了设计效率。 最后，要做好核心指标与其他性能的权衡。在此非常感谢冉谱提供的大力支持！
希望这些经验能给同样有意向参加集创赛、挑战高速电路设计的同学提供参考，也祝愿大家都能在比赛中积累经验、突破自我，取得理想成绩！
参考文献
[1] A. Rylyakov et al., "50Gb/s SerDes in 65nm CMOS: Comparative Analysis of NRZ and PAM4," IEEE JSSC, vol.52, no.5, 2017.
[2] A. Aghighi, A. Tajalli and M. Taherzadeh-Sani, "A Low-Power 10 to 15 Gb/s Common-Gate CTLE Based on Optimized Active Inductors," 2020 IFIP/IEEE 28th International Conference on Very Large Scale Integration (VLSI-SOC), Salt Lake City, UT, USA, 2020, pp. 171-175
[3] M. Shim, K. -H. Lee, S. Roh, K. Park and D. -K. Jeong, "A 1.1-pJ/b 8-to-16-Gb/s Receiver With Stochastic CTLE Adaptation," in IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 70, no. 2, pp. 381-385, Feb. 2023.
[4] K. Chang et al., "Energy-Efficient 100Gb/s PAM-4 Receivers in Advanced CMOS," IEEE JSSC 2021.
[5] Pisati M, De Bernardinis F, Pascale P, et al. 6.3 A sub-250mW 1-to-56Gb/s continuous-range PAM-4 42.5 dB IL ADC/DAC-based transceiver in 7nm FinFET[C]//2019 IEEE International Solid-State Circuits Conference-(ISSCC). IEEE, 2019: 116-118.
[6] Razavi B. Fifty applications of the CMOS inverter—Part 1 [The Analog Mind][J]. IEEE Solid-State Circuits Magazine, 2024, 16(3): 7-14.
作者: zhangshiwei 时间: 7 小时前
谢谢分享
作者: YangYu1529 时间: 3 小时前
谢谢分享
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