1.《SpyGlass Power 在 RTL 阶段功耗优化中的应用》：随着芯片的规模快速增长，芯片的集成度和工作频率也越来越高，功耗也随之增大。低功耗设计已成为芯片实现的一个重要环节。芯片开发越到后期，功耗优化手段就越局限。因此在芯片早期的 RTL 阶段，如何通过有效的技术手段去降低芯片的功耗，是海思重点关注方向。本文采用 SpyGlass Power 推荐的低功耗设计方法学，着重介绍 SpyGlass Power的功耗预估和优化流程，并采用门控时钟的优化方法来有效降低芯片的动态功耗。
2.《Introduction to SpyGlass Lint Turbo for 3X Violation Reduction to Accelerate RTL Design Closure》：Spyglass lint检查工具加速RTL设计收敛；
3.《Power Estimation using Spyglass Power_paper》：Juniper Networks利用其ASIC芯片的功耗估算来加速网络设备设计的早期启动。因此，从RTL设计阶段开始，经过综合阶段直至布线后网表阶段，都需要进行功耗估算。SpyGlass Power为我们提供了统一的方法论，可应用于所有设计阶段。本文阐述了在大型高速数百万门级ASIC芯片设计各阶段使用该工具进行功耗估算的实际经验。通过掌握工具在不同阶段的应用特点，我们充分发挥了其效能，并对各阶段结果进行了关键性解读。我们认为这种针对性的工具认知对其他使用者同样至关重要。文中还分享了若干经验见解，有助于同行采用最佳实践并规避潜在风险。
4.《Improving SoC Testability and ATPG Efficiency as Part of RTL Signoff for Scan Test and LBIST》：“及时处理，事半功倍”。在当前芯片开发流程中，尽早发现任何问题/缺陷有助于维持紧凑的项目进度。这一原则同样适用于可测试性设计（Design for Test, DFT）的实现。为了获得最佳产品质量，芯片必须具备良好的可控性和可观测性。测试性检查可早在RTL编码阶段便开始实施。高质量的RTL交付能确保快速构建稳健的测试基础设施，从而提升测试覆盖率。本文阐述了在博通设计流程中使用Spyglass DFT ADV工具如何助力实现符合测试设计规则检查（DRC）的洁净RTL。该方法减少了综合后为适应测试实现而进行的工程变更指令（ECO）次数，从而有效节省时间。此外，本文还描述了如何利用Spyglass DFT ADV识别设计中存在“难以测试”（即随机抵抗性）故障的模块。针对扫描测试，随机抵抗性分析的结果可用于提升自动测试模式生成（ATPG）的效率，具体方法包括对RTL进行微架构调整或添加测试点。