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标题: BGR的简并点消除 [打印本页]

作者: 无条件投降 时间: 2025-3-10 21:22
标题: BGR的简并点消除
[url=一阶带隙基准，二极管采用NPN，为什么高温下曲线会有上升趋势？ https://bbs.eetop.cn/thread-969430-1-1.html (出处: EETOP 创芯网论坛 (原名：电子顶级开发网))]一阶带隙基准，二极管采用NPN，为什么高温下曲线会有上升趋势？ https://bbs.eetop.cn/thread-969430-1-1.html (出处: EETOP 创芯网论坛 (原名：电子顶级开发网))[/url]

所用BGR与连接类似，将运放与PMOS的gate端断开，Vg接Vdc进行0-5V的dc扫描，观察运放与Vg的交点，结果显示有三个简并点
准备用的启动电路结构比较简单，由一个反相器检测BGR输出就是VREF，反相器输出接一个NMOS管的gate端，NMOS的source接地，漏端接运放的PMOS的gate端，
理想的状态是当VREF输出小于1.25V时，反相器输出高使得NMOS导通拉低PMOS的Vg让PMOS导通，让整个电路正常工作之后，VREF到达1.25V反相器输出低关闭NMOS，
现在反相器的反转阈值在0.9V左右，但是NMOS的尺寸不知道怎么设计，而且跑tran的时候，就算PMOS的Vg被拉下来了但是也没导通。
求大神指点怎么消除简并点

作者: 蒋赵威 时间: 2025-3-10 21:36
看看电路和dc参数

作者: 无条件投降 时间: 2025-3-10 21:54
本帖最后由无条件投降于 2025-3-10 21:58 编辑

蒋赵威发表于 2025-3-10 21:36看看电路和dc参数

https://bbs.eetop.cn/thread-969430-1-1.html 电路和这个连接一样

DC参数如图

作者: 无条件投降 时间: 2025-7-18 14:55
现在简并点消除了，只剩下一个我需要的一个简并点，

原来我下拉的点是PMOS的GATE端，想法是让其通过启动电路直接工作在我要的工作点，但实际上通过仿真可以看出并没有用，
通过仿真图和理论分析，减少简并点就是减少交点，按道理被拉下来的地方后面又回升导致了后面两个交点，所以我改变了启动电路下拉的地方，直接下拉运放的输出并且保证后面下拉NMOS的下拉能力，经过调试很快就只剩一个工作点。
我还有一点疑问就是为什么Ｂａｎｂａ结构会有三个简并点

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