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标题: 输出频率稳定后，PFD的UP和DN时钟有一个相位差 [打印本页]

作者: its_aleix 时间: 2025-1-9 20:08
标题: 输出频率稳定后，PFD的UP和DN时钟有一个相位差
做了一个TYPE-II型的PLL，PFD的核心就是一个三态+复位延时。电荷泵用了带运放的结构，同时在每个开关管的漏端加入了一个互补开关，电路图也贴上了，现在碰到问题是，频率稳定后，DIV分频后的信号和REF信号有一个相位差，无法锁相，然后我溯源了一下发现，应该是由于CP输出的电流不稳，在UP和DN同时为高电平的时候，会有一个波动范围。我调整了PFD模块的输出buffer，让UP和DN输出信号的电流波动变小，好像有所改善，但我认为这应该不是主要原因。

仿真图也贴上了，小弟能力有限，确实想不出来该咋调整了，来请教坛里的各位前辈大佬。还望xdjm不吝赐教。

作者: tanborui123 时间: 2025-1-9 20:08

its_aleix 发表于 2025-1-10 11:47
现在查的有点多，我的锁定检测，用的是ref和div的沿，互相采样来确定相位锁定，他俩相位差的太多的话，锁 ...

基本上最大相差来源就是cp的失配，你先自己算一算按你的这个电流大概是1%的失配带来的相差和仿真差多少。第二点基本上不太可能做的ref和fb没有相差，即便你做整数pll理论上各种完美的模块下你可以完全相位对齐，那小数的pll呢，就做不到完全的对齐，ref和fb互相检测是可以来表征锁定，但是你这里的检测必须要有容忍限度。

作者: lemon盐酥鸡 时间: 2025-1-9 20:40
Vc电压范围在多少？CP的电流mismatch是多少？

作者: its_aleix 时间: 2025-1-10 10:46

lemon盐酥鸡发表于 2025-1-9 20:40
Vc电压范围在多少？CP的电流mismatch是多少？

稳定后的Vc=700mv，设计的是600-900的区间。CP的mismatch我仿真曲线是这样的，我看match挺好的。不晓得对不对，前辈帮忙看一下，从仿真看，工作电压范围内匹配性挺好的。，但CP输出一直有波动，我溯源是觉得PFD被VCO带的，UP和DN信号不稳导致的。懂得不多，希望前辈多多指教

作者: tanborui123 时间: 2025-1-10 10:56
match的挺好是有多好呢，你没有标出数据点看不太出来。电流match的程度带来的相差你完全可以算出来。然后fb与ref为什么非得完全重合呢？有一定的相差会对你的什么应用产生影响？

作者: its_aleix 时间: 2025-1-10 11:47

tanborui123 发表于 2025-1-10 10:56
match的挺好是有多好呢，你没有标出数据点看不太出来。电流match的程度带来的相差你完全可以算出来。然后fb ...

现在查的有点多，我的锁定检测，用的是ref和div的沿，互相采样来确定相位锁定，他俩相位差的太多的话，锁定检测抬不起来

CP的mismatch曲线，我是输出接VDC，把UP和DN泵都打开，扫输出电压，然后看两个的差值。

作者: transistor7 时间: 2025-1-10 11:58
查看一下，PLL settle之后，Vctrl的实时图形，同时查看对应的UP DOWN信号图形

作者: transistor7 时间: 2025-1-10 12:01
试着替换理想PFD+CP verilogA model，看看是不是charge pump current mismatch导致的相位没有锁定。

作者: LOKKA 时间: 2025-1-10 17:58
CP的DC mismatch好也不一定瞬态失配好，建议看一下UP和DN电流的瞬态波形。理论上频率稳定后，PFD输出UP和DN信号的时间差满足Icp*ΔT=Imisatch*Tpfdreset，再考虑开关引入的非理想电荷，锁定后PFD的两输入相位只能接近，很难做到完全对齐。

作者: its_aleix 时间: 2025-1-10 20:23

transistor7 发表于 2025-1-10 12:01
试着替换理想PFD+CP verilogA model，看看是不是charge pump current mismatch导致的相位没有锁定。 ...

好的前辈，谢谢前辈指教，这样确实可以检验一下PFD、CP模块的问题。我看有个pllMMlib库，但里面的pfdcp没找到txt文档，他的veriloga里面嵌了一个pfd_cp_model.txt。等我找到veriloga代码，这个方法我会去尝试，再次感谢前辈指教。

作者: its_aleix 时间: 2025-1-10 20:27

tanborui123 发表于 2025-1-10 14:27
基本上最大相差来源就是cp的失配，你先自己算一算按你的这个电流大概是1%的失配带来的相差和仿真差多少。 ...

明白，前辈，锁定后也会有一个相差，我现在做的锁定检测电路，按理说是留了裕度的，我单独仿真那个检测模块，大概留了666ps的裕度（通过一串反相器延时实现的），但实际把环路搭建起来仿真后发现，最终相位差只有300多ps，但我的锁定检测模块没有抬起来，目前还没来得及查看具体原因是什么。
前辈说的，我理解的是，可以把计算的失配带来的误差，和我实际仿真，查看仿真结果cp电流有多少，做一个对比，确定一下CP这边的动态失配，对最终的结果造成的影响占比有多大。不晓得这样理解对不对。
再次感谢前辈指教。。。

这只有一个悬赏emmm想给每一个给我回答的前辈都悬赏hhhh

作者: transistor7 时间: 2025-1-11 01:20
cadence 有pll Lib, 你可以查看一下这个文档，里面有关于如何用相关的PLL models
Virtuoso Spectre Circuit Simulator RF
Analysis Library Reference

作者: mi_hua 时间: 2025-1-22 19:11
你在充电节点接一个buffer 同相端接Vc 反向端短接buffer输出接上下电流源，用开关控制电流进Vc还是进buffer输出极，注意运放带宽要够高

作者: its_aleix 时间: 2025-3-20 10:18
感谢各位前辈的指教，时间太长忘记解决问题了，根据tanborui123和LOKKA前辈的指导，计算了CP失配以及PFD两路不完全对称导致的相位差，和最终的相位差仍有一点点差距，PLL使能锁定，功能都正常，根据transistor7前辈讲的查看锁定后的Vctrl也不存在明显波动，维持在一个固定的小范围数值，都属于正常范围。最终的相位差优化到了180ps。然后在查看CP模块电流的时候，发现它在UP和DN信号拉高的时候会有好几处波动，具体来源还在整理（可能是馈通、分享？？？）。
mi_hua前辈讲的，我电路里面是由一个buffer的，带宽也足够，按理说电荷分享是抑制的七七八八了。具体CP模块的小电流波动，我还得再分析一下。
最佳答案选了tanborui123前辈的，希望其他前辈不要介意
最后，感谢论坛各位前辈的指导

作者: ZXY2002 时间: 2025-5-27 15:07
你好，最终有结果了吗

作者: its_aleix 时间: 2025-5-29 20:13

ZXY2002 发表于 2025-5-27 15:07
你好，最终有结果了吗

随着仿真的进行，最终的相位差是会缩小到10几个ps级别的，前面太大，是由于刚锁定时，相位差比较大，还在逐渐的缩小这个差值的过程。

作者: ZXY2002 时间: 2025-5-30 14:09

its_aleix 发表于 2025-5-29 20:13
随着仿真的进行，最终的相位差是会缩小到10几个ps级别的，前面太大，是由于刚锁定时，相位差比较大，还在 ...

所以说之前看的结果是pll还没锁定吗

作者: its_aleix 时间: 2025-6-2 21:06

ZXY2002 发表于 2025-5-30 14:09
所以说之前看的结果是pll还没锁定吗

锁定了的，但是锁定检测的裕度设置的有点高，我输出80M（12.5ns），锁定检测的时间设置为600ps，锁定初期挺大的，运行到后面这个时间差只有10ps以内了

作者: ZXY2002 时间: 2025-6-3 09:50

its_aleix 发表于 2025-6-2 21:06
锁定了的，但是锁定检测的裕度设置的有点高，我输出80M（12.5ns），锁定检测的时间设置为600ps，锁定初期 ...

ok，谢谢

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