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标题: 要做一个12bit SAR ADC, 主流做法都是参照哪篇文章来做的？ [打印本页]

作者: dannyduan 时间: 2021-8-15 22:04
标题: 要做一个12bit SAR ADC, 主流做法都是参照哪篇文章来做的？
要求：
12bit SAR ADC

DNL<1LSB, INL<2LSB;

面积：比较小一些，
功耗：不要太高，比如小于300uA或者500uA；
转换速率：同步clock的架构就在1MHz，异步的10MHz左右吧。
Calibration: 无要求。

面临的问题是：
差分输入还是单端输入？

DAC采用何种架构：纯C？Cc的(带splitcap)? 还是RC混合的？
采样保持开关：bootstrapped？普通开关管？
比较器：普通比较器？还是pre-amp+latch?

大家觉得哪篇文章或者类似的design report 能够匹配

作者: quantus 时间: 2021-8-15 22:04

struggleX 发表于 2021-8-17 15:07
CDAC分段的话两段容易受Bridge电容的寄生和LSB段的寄生的影响而不准确吧？不做校准的话要好好处理电容的 ...

开始设计之前做好模型，做的时候尽量优化寄生。说着很简答，但是中间少不了反复迭代的。校正的问题多少都牵扯到数字部分，要有做过big-a经验的人不是很难。但是没有的话，第一次尝试并没有论文里说的那么美好。当然人家也没有说假话，只是坑人的地方没说罢了。

作者: quantus 时间: 2021-8-16 04:35
做法很多, 首先要看你的需求是量产还是做普通项目玩一玩.
如果要求量产, 工艺又不太好, 可以看卡Gilbert Promitzer在2001年发表在jssc上的论文. 这个是ams拿出来卖的ip. 很多公司都用了. 虽然这个论文里用的是0.6的工艺，但是这么多年迭代下来，这个ip用道55nm都没有问题。

如果是自己做着玩，那么选择就多了。建议你细化一下需求，大家一起再来讨论一下。

作者: dannyduan 时间: 2021-8-16 15:17

quantus 发表于 2021-8-16 04:35
做法很多, 首先要看你的需求是量产还是做普通项目玩一玩.
如果要求量产, 工艺又不太好, 可以看卡Gilbert Pr ...

多谢。目的是量产，不是随便玩玩的。用的工艺确实不好，希望DNL<+/-1LSB, INL<+/-2LSB, 能够做到这个spec，gain error and offset 我可以在系统上去cancel掉。面积也是关心的，0.18um的工艺下 <0.1mm^2 应该是必须的。

你提到的论文，我看了下，结构是全差分的，DAC是用RC混合来做的，MSB用电容，LSB用电阻，而且电容是poly-ploy的。结构上面我看蛮简单的。
对于我的产品来说，单端输入可能比较好，否则使用差分的结构，我还需要在做一个单端转差分的放大器，全差分放大器还需要做到14bits以上。

DAC阵列我觉得用RC可能比较好，如论文中的结构，MSB用电容LSB用电阻。对于电容的想法，是否可以用MOM电容？相比于MIM电容还是少一层MASK的。

比较器，别的项目中使用的是pre-amp + latch with offset cancellation。是不是需要关注一下比较器这边 noise？

作者: wkp1992101 时间: 2021-8-16 17:06
如果项目时间不紧张，你可以都做的试试，看看具体区别。于电路上改动并不大，对比分析能更好的理解这个设计。

作者: quantus 时间: 2021-8-16 17:50

dannyduan 发表于 2021-8-16 15:17
多谢。目的是量产，不是随便玩玩的。用的工艺确实不好，希望DNL

忘了说了，这个电阻型的sub dac可以做成cdac, 做成6/6分段的话面积实际很小。实际的结构是伪差分的，可以用用来做单端输入，无需单端转差分放大器。TI的片子用的也是这个结构.

比较器可以用2级pre amp+一级latch. 速度不快的时候用oos做失调校准即可. 我们之前做的整体的性能都还可以. 噪声要看你的电源电压, 电压高的时候不必担心noise. 至于mim和mom其实不做校准的时候单位电容都要取很大, 在我看来除了mask之外差别不大. 欢迎继续讨论.

作者: lynker 时间: 2021-8-16 18:47

dannyduan 发表于 2021-8-16 15:17
多谢。目的是量产，不是随便玩玩的。用的工艺确实不好，希望DNL

你用多大的工艺做啊？我们做类似的spec，5V器件面积预算在0.3~0.4mm2，伪差分，带VREF

作者: gm-cfiltersz 时间: 2021-8-17 08:30

quantus 发表于 2021-8-16 04:35
做法很多, 首先要看你的需求是量产还是做普通项目玩一玩.
如果要求量产, 工艺又不太好, 可以看卡Gilbert Pr ...

这篇论文我找不到，可以发下论文标题吗？

作者: sunjimmy 时间: 2021-8-17 09:56
2001 JSSC
"12-bit Low-Power Fully Differential Switched Capacitor Noncalibrating Successive Approximation ADC with 1MS/s"
Gilbert Promitzer

作者: 2013102063 时间: 2021-8-17 11:22

sunjimmy 发表于 2021-8-17 09:56
2001 JSSC
"12-bit Low-Power Fully Differential Switched Capacitor Noncalibrating Successive Approx ...

这个是分段桥接电容那种结构吗？它怎么保证级间失配呢

作者: dannyduan 时间: 2021-8-17 13:09

quantus 发表于 2021-8-16 17:50
忘了说了，这个电阻型的sub dac可以做成cdac, 做成6/6分段的话面积实际很小。实际的结构是伪差分的， ...

感谢你的分享。如果做成Bridge 电容结构的话，那就考验电容版图的功力了，这个方式可以考虑。

另外一点，如果DAC 做成redundancy的，这样子在转换的时候是不是对reference 稳定的时间要求就比较宽松了。不知道用分段式的是不是好实现，RC混合式的倒是可以做成redundancy的。需要去考量下reference的能力，和redundancy对于1MHz 采样速度的SAR来讲有没有意思。

采样保持开关，仿真了一下，booststrap的结构明显要好于普通的PN passgate。

作者: struggleX 时间: 2021-8-17 15:07

quantus 发表于 2021-8-16 17:50
忘了说了，这个电阻型的sub dac可以做成cdac, 做成6/6分段的话面积实际很小。实际的结构是伪差分的， ...

CDAC分段的话两段容易受Bridge电容的寄生和LSB段的寄生的影响而不准确吧？不做校准的话要好好处理电容的寄生和Bridge的寄生。

请教下大神您推荐的论文里DAC的结构没有详细描述，是否有文献资料详细讲了低位采用RDAC高位为CDAC的？谢谢。

作者: quantus 时间: 2021-8-17 15:29

dannyduan 发表于 2021-8-17 13:09
感谢你的分享。如果做成Bridge 电容结构的话，那就考验电容版图的功力了，这个方式可以考虑。

另外一点 ...

分段也可以做冗余。做了冗余，转换周期就多了，这个时候如果sar逻辑不够快，冗余带来的速度加成不一定有用。所以可以先搭好逻辑，看看速度是否够10MSPS。做成异步逻辑速度会好一些，但是要考虑metastability的问题。不做桥接，面积是很大的问题。桥接现在技术很成熟了，优化一下问题不大。

差分结构，用tg做开关也可以做到11bit。但是电路要做得很对称。
我很好奇你的adc是什么用途的。如果是给mcu用的，那么系统级做gain和offset校正就是常见操作了。除此之外还可以做平均。当然我所见有限，所说的不一定都对。

作者: struggleX 时间: 2021-8-17 16:33

quantus 发表于 2021-8-17 15:29
分段也可以做冗余。做了冗余，转换周期就多了，这个时候如果sar逻辑不够快，冗余带来的速度加成不一定 ...

请教下桥接主要需要做哪些优化？

目前我考虑到的主要是LSB段的对地寄生电容、Bridge cap的寄生电容、Bridge电容的不准确会导致两端权重的失配等因素。

作者: nanke 时间: 2021-8-17 17:03
最关键的是电容匹配。
做到12bit，非低压的ADC，噪声问题应该不大，实在没做好最坏情况还可以靠多次平均消除。
电容增大可以降低失配，但功耗特别是reference buffer功耗会上去，电容匹配好需要一个好的layout，纯靠堆面积像2001那篇论文一样堆到十几或几十pF，功耗降不下来.
而校准更容易达到低功耗目的。

可以参考这篇论文，虽然是高速低压结构，但是对input buffer,reference buffer，噪声都有提及，也介绍了电容怎么校准。
12b Low-Power Fully Diff Switched cap Noncalibrating SAR ADC with 1MSs_JSSC2001.

作者: dannyduan 时间: 2021-8-17 17:14

quantus 发表于 2021-8-17 15:29
分段也可以做冗余。做了冗余，转换周期就多了，这个时候如果sar逻辑不够快，冗余带来的速度加成不一定 ...

你说的对，我下午想了一下，冗余也是可以做在桥接结构里面的，目前产品中用的采样率不是很高，如你所说也许真的没必要。这次先不考虑异步SAR ADC了，同步的先做好吧。

这个ADC用于测量芯片信息，是有数字控制部分可以处理gain error 和offset，所以这两个我并不是特别担心。但是DNL/INL系统没法处理，所以第一个重要的spec我写的就是DNL/INL，所以目前主要的问题就是电容的匹配和寄生问题导致的丢码，而影响线性度的问题。不知道我这个思路对不对，感觉你对ADC研究还是很深的。

另外想请教你一下，高位有必要用温度计码吗？我看有的设计使用了温度计码，说是提高DNL，但是转换的时候每个MSB bit的电容变化数量并没有因为温度计码而改善，不知道这个DNL是如何改善的。

作者: dannyduan 时间: 2021-8-17 17:17

nanke 发表于 2021-8-17 17:03
最关键的是电容匹配。
做到12bit，非低压的ADC，噪声问题应该不大，实在没做好最坏情况还可以靠多次平均消 ...

感谢分享
文章名字是不是贴错了？和quantus提到的论文是同一个

作者: quantus 时间: 2021-8-17 20:35

dannyduan 发表于 2021-8-17 17:14
你说的对，我下午想了一下，冗余也是可以做在桥接结构里面的，目前产品中用的采样率不是很高，如你所说也 ...

测量用的sar，最重要的指标就是inl了。inl可以做校正，出厂以后测一遍inl，然后做基于lut的inl校正即可。针对你的应用你可以参考下LTC2380-24。

作者: dannyduan 时间: 2021-8-17 21:54

quantus 发表于 2021-8-17 20:35
测量用的sar，最重要的指标就是inl了。inl可以做校正，出厂以后测一遍inl，然后做基于lut的inl校正即 ...

非常感谢。从你这里学习到很多，后续有问题，再继续像你请教

作者: nanke 时间: 2021-8-18 09:11

dannyduan 发表于 2021-8-17 17:17
感谢分享
文章名字是不是贴错了？和quantus提到的论文是同一个

是贴错了，A 12-bit 104 Ms SAR ADC in 28 nm CMOS for Digitally-Assisted Wireless Transmitters_JSSC.2016.2582861

作者: sunjimmy 时间: 2021-8-18 16:29

2013102063 发表于 2021-8-17 11:22
这个是分段桥接电容那种结构吗？它怎么保证级间失配呢

從paper內文來看, 應該是MSB: Cap array + LSB: Resistor ladder 結構.
( , 下载次数: 91 )

作者: quantus 时间: 2021-8-18 20:46
MTK16年这篇写得挺好的。和18年ADI的20bit SAR比，这篇胜在复杂度和完整性。基本上用完了16年能用到的所有技巧：比如异步逻辑，单调开关算法，冗余，前台校正，dithering，利用可变电容对比较器的失调进行校正。如果要做，恐怕对这些技巧都要熟悉才行。
如果要用这个结构，首先得想一下怎么把全差分改成伪差分，这样可以适应单端输入信号。校正部分，作者基本是一笔带过的，（当然这也是所有做校正的论文的通病，把校正写得过于简单，让人误以为很容易）。我想说的是，这个校正虽不是很复杂，但是还是要和做数字的兄弟沟通一下。如果他们不愿意帮忙，手工搭图13的电路，以及系统的状态机，恐怕有点麻烦。版图上，0.3fF的单位电容要自己画，自己提，整个连线，还要考虑zDAC，工作量也不小。
从整体动态性能来看，最后做到9.6enob。当然这个ad是用在收发机上面的，所以sfdr对他们来说更重要。在这么高的速度且带内部buffer的情况下，这个性能还是很厉害的。整体来看，这篇很真实的反映了mtk的设计水平。楼主可以尝试一番。

作者: nanke 时间: 2021-8-19 12:01
楼主提的这个要求挺高的，即使是个高手，之前没做过SAR ADC也没有人带的话，功耗<1mA，INL/DNL<1LSB同时满足是很难的（我目前已经做过1款SAR ADC，这个指标再让我一次达到我也做不到，也是因为我学习的太少）。
这些技术最好都了解一下。
（1）做在mcu中input buffer和reference buffer少不了，要求客户给IO提供足够的驱动能力应用会受限。而这两部分的功耗比ADC的功耗大不少。
（2）12bit,4M(按25%时间采样)的单转差buffer不难做，而input buffer是少不了的。而01年那篇论文提到的伪差分我到现在还没弄懂，但也是有代价的，是否好用说不定，有做过的可以说一下。
（3）做到12bit，电容失配校准不是必须的，代价是功耗。12bit以上校准应该是必须的。校准分为前台和后台，做成IP，不需要任何额外操作的校准实现比较困难。但如果是一个团队配合会容易很多，既然楼主提到offset，gain error可以在系统中消除，说明不是单做ip，条件还是具备的。

作者: dannyduan 时间: 2021-8-31 10:32

quantus 发表于 2021-8-18 20:46
MTK16年这篇写得挺好的。和18年ADI的20bit SAR比，这篇胜在复杂度和完整性。基本上用完了16年能用到的所有 ...

先把手上这个做好吧，水平有限，高精度的留在以后慢慢来吧，到时候再和你慢慢探讨

作者: dannyduan 时间: 2021-8-31 10:43

nanke 发表于 2021-8-19 12:01
楼主提的这个要求挺高的，即使是个高手，之前没做过SAR ADC也没有人带的话，功耗 ...

目前来看，MIM电容面积要做到35um*35um，才能满足spec，这个面积有点太大了，缩到15*15 面积能够接受，但是非线性的问题，版图优化后到底能提升多少，心里没数啊

作者: nanke 时间: 2021-9-1 15:07
本帖最后由 nanke 于 2021-9-1 15:45 编辑

dannyduan 发表于 2021-8-31 10:43
目前来看，MIM电容面积要做到35um*35um，才能满足spec，这个面积有点太大了，缩到15*15 面积能够接受，但 ...

不知MIM密度和失配大小，你指的是单位电容吗，不至于吧
12bit1M那篇论文用的是PIP电容也只用了21pF*2，

可能是这么算的，12bit达到3sigma INL=±0.5LSB，deltaCu/Cu=0.4%，1LSB对应电容需约6fF（单端3f），12bit需要2^12*6=24pF，单端12pF。

作者: dannyduan 时间: 2021-9-6 10:06

nanke 发表于 2021-9-1 15:07
不知MIM密度和失配大小，你指的是单位电容吗，不至于吧
12bit1M那篇论文用的是PIP电容也只用了21pF*2，

"12bit达到3sigma INL=±0.5LSB，deltaCu/Cu=0.4%，" 你这个是怎么算的？

我是按照李福乐老师ppt上的公式来算的。分段结构LSB=5, MSB=7： 0.5/3 =(32^0.5) * (4096^0.5) *(deltaCu/Cu), detalCu/Cu = 0.047%

( , 下载次数: 77 )

作者: 一名IC初学者 时间: 2021-9-6 14:02
感谢分享

作者: nanke 时间: 2021-9-7 16:58

dannyduan 发表于 2021-9-6 10:06
"12bit达到3sigma INL=±0.5LSB，deltaCu/Cu=0.4%，" 你这个是怎么算的？

我是按照李福乐老师ppt上的公 ...

(1) 0.4%是我用matlab仿真的结果
(2) 按你贴的公式是dCu/Cu=0.26%，因为是分段电容后半段是5bit，所以LSB电容是Cu‘=32Cu，按你算的也没错。
而0.26%和0.4%之间差了1.5倍，接近于2^0.5。
可能是定义不同，有的dCu定义成Cu1-Cu2，有的定义成Cu-mean(Cu)，我是按后者定义的，和前者差了1.4142倍。

不知分段电容有什么好处？没有接触过，我去翻翻书。

作者: acocacol 时间: 2021-9-13 23:16

quantus 发表于 2021-8-16 04:35
做法很多, 首先要看你的需求是量产还是做普通项目玩一玩.
如果要求量产, 工艺又不太好, 可以看卡Gilbert Pr ...

想请教一下，如果做14 bit，3Msps左右的SAR的话，应该是一定要用到电容校正了吧，并且基本上桥式，冗余都需要做进去
业界通常用怎样的校正比较robust？数字还是模拟？前台还是后台？请不吝赐教，谢谢

作者: dannyduan 时间: 2021-9-14 11:11
感谢quantus抛砖引玉，希望后续能够多多探讨

作者: dannyduan 时间: 2021-9-14 11:19
更新一下状态，CDAC选取单端输入结构，桥式结构，分数电容在版图上去解决。采样开关选取bootstrapped的。

作者: CmosLgh 时间: 2021-9-14 11:22
好帖谢谢模拟新人跟着大哥们学习

作者: 2013102063 时间: 2021-9-14 14:02

dannyduan 发表于 2021-9-14 11:19
更新一下状态，CDAC选取单端输入结构，桥式结构，分数电容在版图上去解决。采样开关选取bootstrapped的。 ...

不建议分段，C+R都比分段好，分段不是靠版图能解决的

作者: dannyduan 时间: 2021-9-14 14:22

2013102063 发表于 2021-9-14 14:02
不建议分段，C+R都比分段好，分段不是靠版图能解决的

有相关分析比较的文章吗？

作者: 2013102063 时间: 2021-9-14 15:00

dannyduan 发表于 2021-9-14 14:22
有相关分析比较的文章吗？

这还需要分析吗？分段不校准能搞定级间增益非线性吗？

作者: asdsda 时间: 2021-11-16 15:36

dannyduan 发表于 2021-9-14 11:19
更新一下状态，CDAC选取单端输入结构，桥式结构，分数电容在版图上去解决。采样开关选取bootstrapped的。 ...

有篇博士论文讲了怎么去给桥接分数电容做补偿的

作者: dannyduan 时间: 2021-11-18 07:09

asdsda 发表于 2021-11-16 15:36
有篇博士论文讲了怎么去给桥接分数电容做补偿的

能否共享一下那篇文章，或者说个标题也行

作者: asdsda 时间: 2022-1-13 15:51

dannyduan 发表于 2021-11-18 07:09
能否共享一下那篇文章，或者说个标题也行

[url=]博士硕士论文_2013_Low-Power_Hi ...[/url]

作者: asdsda 时间: 2022-1-13 15:53
一直都没时间在家开电脑，昨天找了下资料，希望有帮助。

作者: wannalling 时间: 2022-4-26 10:45

asdsda 发表于 2022-1-13 15:51
博士硕士论文_2013_Low-Power_Hi ...

谢谢分享

作者: WwwwZzzz 时间: 2022-4-26 17:24
楼主能分享下比较器的设计是如何考虑的吗有啥资料不宽长比噪声失调电压延迟时间这些方向吗？

作者: armani88 时间: 2022-5-26 11:26

dannyduan 发表于 2021-9-6 10:06
"12bit达到3sigma INL=±0.5LSB，deltaCu/Cu=0.4%，" 你这个是怎么算的？

我是按照李福乐老师ppt上的公 ...

请问为什么除以3啊？另外算出来的delta(cu)/cu，跟cu的蒙卡的sigma值是什么关系呀

作者: 2326379031 时间: 2022-6-8 10:33
谢谢分享

作者: 微风轻行 时间: 2022-9-3 16:50

quantus 发表于 2021-8-18 20:46
MTK16年这篇写得挺好的。和18年ADI的20bit SAR比，这篇胜在复杂度和完整性。基本上用完了16年能用到的所有 ...

大侠，这篇文章能贴一下吗？谢谢

作者: NJYYFC 时间: 2022-9-14 11:26

quantus 发表于 2021-8-18 20:46
MTK16年这篇写得挺好的。和18年ADI的20bit SAR比，这篇胜在复杂度和完整性。基本上用完了16年能用到的所有 ...

可以问一下您所指的MTK16年paper是哪一篇吗？

作者: 蓝色记忆 时间: 2022-9-16 11:24

quantus 发表于 2021-8-18 20:46
MTK16年这篇写得挺好的。和18年ADI的20bit SAR比，这篇胜在复杂度和完整性。基本上用完了16年能用到的所有 ...

你好，方便把这两篇paper上传吗，谢谢

作者: staric 时间: 2022-9-16 22:10
是不是这篇

作者: yuweimo 时间: 2022-9-21 12:33
thanks

作者: whxijinping 时间: 2022-9-30 10:52

quantus 发表于 2021-8-18 20:46
MTK16年这篇写得挺好的。和18年ADI的20bit SAR比，这篇胜在复杂度和完整性。基本上用完了16年能用到的所有 ...

MTK16年这篇写得挺好的
18年ADI的20bit SAR比

请问有这两篇文章么？谢谢

作者: yuanyuan94587 时间: 2022-10-18 12:49
请问楼主这个ADC完成了？

最终功耗和面积是多少？

作者: userszhang 时间: 2023-2-6 22:20
宝藏贴，mark一下

作者: zixin1hao 时间: 2023-2-7 20:37
学习，谢谢

作者: gdhp79 时间: 2023-3-12 20:00
谢谢了

作者: kaoyanren 时间: 2023-5-22 16:01
Good ths!

作者: 梦多多 时间: 2023-5-22 19:14

nanke 发表于 2021-9-7 16:58
(1) 0.4%是我用matlab仿真的结果
(2) 按你贴的公式是dCu/Cu=0.26%，因为是分段电容后半段是5bit，所以LSB ...

0.4和0.26是差分和单端的差异哦，差分对单位电容的失配要求要乘根号2

作者: 梦多多 时间: 2023-5-22 19:26

quantus 发表于 2021-8-17 15:29
分段也可以做冗余。做了冗余，转换周期就多了，这个时候如果sar逻辑不够快，冗余带来的速度加成不一定 ...

bridge cap array好像不节省面积，如果考虑match的话

作者: 天空晴朗123 时间: 2023-7-17 13:51

作者: 陈腾腾 时间: 2023-7-31 11:23
mark一下

作者: Jr_ong 时间: 2023-8-30 17:28

dannyduan 发表于 2021-8-16 15:17
多谢。目的是量产，不是随便玩玩的。用的工艺确实不好，希望DNL

请问楼主做的怎么样啦哇？导师给了一个指标让我去搭着玩儿，方便交流一下吗？

作者: Eziohyl 时间: 2023-9-25 11:29
楼主现在做的怎么样，能交流一下吗

作者: huifeidewo 时间: 2023-10-20 09:34
mark一下

作者: skyzz80 时间: 2023-10-23 15:59
很好的贴子

作者: chinapr 时间: 2023-10-25 13:23
谢谢分享哟

作者: 天空oue 时间: 2023-10-26 15:18
这讨论氛围太棒了，mark一下，后面来学习

作者: 天空oue 时间: 2023-11-17 18:31
请问大家有遇到过比较器输入端耦合问题吗，单端结构的话，DAC输出变化，保持的采样电压会跟着波动，可能会导致比较结果错误，怎么解决呢

作者: dym6310 时间: 2023-11-25 22:41
taihao !!!!!

作者: zhangwj 时间: 2023-12-20 11:35
想问一下12bit 100M的SAR的比较器可以用pre+pre+latch结构吗，会不会速度跟不上

作者: lucky_yue 时间: 2024-1-24 10:45

sunjimmy 发表于 2021-8-18 16:29
從paper內文來看, 應該是MSB: Cap array + LSB: Resistor ladder 結構.

楼主可以分享一下这篇文章嘛？

作者: zhengzih 时间: 2024-1-25 11:09
学习了，谢谢

作者: 萌面大大 时间: 2024-2-1 10:15

quantus 发表于 2021-8-18 20:46
MTK16年这篇写得挺好的。和18年ADI的20bit SAR比，这篇胜在复杂度和完整性。基本上用完了16年能用到的所有 ...

你好，请问MTK 16年的那个文章叫什么，特别想看看。

作者: peye 时间: 2024-2-5 11:03
mark，学习

作者: cba576 时间: 2024-2-22 17:47
好帖子，学习学习！想请教一下，高精度sar，伪差分+分段电容结构，比较器应该如何设计和确定指标呢？有推荐的论文吗？

作者: HGL 时间: 2024-2-27 17:17
mark一下

作者: gq101120055 时间: 2024-3-4 17:05
楼主最终量产了么，如何校准的？模拟前台校准么？

作者: qgbfhl 时间: 2024-3-4 20:32

quantus 发表于 2021-8-15 22:04
开始设计之前做好模型，做的时候尽量优化寄生。说着很简答，但是中间少不了反复迭代的。校正的问题多少 ...

小白一个，请问在哪里做模型呢？

作者: happysand 时间: 2024-3-19 09:09
MTK 2016年的文章应该是这篇。

作者: happysand 时间: 2024-3-19 09:39
ADI 2018年的文章我看ieee上就这两篇

作者: 2285266924 时间: 2024-4-12 15:18

天空oue 发表于 2023-11-17 18:31
请问大家有遇到过比较器输入端耦合问题吗，单端结构的话，DAC输出变化，保持的采样电压会跟着波动，可能会 ...

这种一般是采样开关关闭的时候Cds寄生电容将信号耦合到比较器输入端，可以采用全差结构+dummy开关解决

作者: JinJim 时间: 2024-5-25 20:19
mark一下

作者: jhx2003 时间: 2024-11-23 22:15

mark一下

作者: gq101120055 时间: 2025-3-19 16:34
mark一下，其实比较好奇，现在大家做12bit sar,是不是还是用模拟自校准为主

作者: 14092166 时间: 2025-4-28 18:00
Mark 好帖

作者: zt_ic222 时间: 2025-5-8 11:10

2013102063 发表于 2021-9-14 14:02
不建议分段，C+R都比分段好，分段不是靠版图能解决的

我用mom电容做了一个9+4分段的14bit sar，单位电容大概12fF，测试下来确实匹配比较差，inl,dnl情况不太理想，我想问问是不是14bit没办法用分段实现？或者我不应该只分俩段，应该扩大单位电容分三段来增强匹配性？

作者: 2013102063 时间: 2025-5-12 10:05

zt_ic222 发表于 2025-5-8 11:10
我用mom电容做了一个9+4分段的14bit sar，单位电容大概12fF，测试下来确实匹配比较差，inl,dnl情况不太理 ...

14bit还是可以用C+R实现的

作者: zt_ic222 时间: 2025-5-12 15:33
本帖最后由 zt_ic222 于 2025-5-14 19:28 编辑

2013102063 发表于 2025-5-12 10:05
14bit还是可以用C+R实现的

R的匹配性比C更差，所以还是采用R先粗量化，C再细量化的办法来吗？我看过一篇flash+sar的做法是前面3位用flash使用R温度计码，用译码器把这三位投入到SAR CDAC的前三位，我能想到的是这前三位电容可以独立成2进制，不用与后面的sar呈完全的二进制，相当于人为分了一段，只需扫描确定前三位和第四位的比例系数即可，这样可以大量减少电容的数量，以增强匹配，但这样会降低电容的数量，可能需要增加单位电容容值以减小KT／C的noise，不知道您的RC是这种结构吗？您有相关论文可以给我看一下吗？能知道名字就行，我可以自己下载，谢谢大佬

作者: hazeiso64 时间: 2025-6-6 17:18
mark一下

作者: zzwdJ 时间: 2025-7-8 15:36
现在想做一个10bit的sar，但是不打算用bridge结构，想用C+R，请问RDAC有什么推荐的结构吗，可以用R2R吗？小电阻的功耗太高了，大电阻寄生有很大

作者: i0977454522 时间: 2025-8-6 11:00
thanks

作者: userszhang 时间: 2025-9-8 23:33
码住学习

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