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标题: verilog中`include `ifdef `define `endif 的用法 [打印本页]

作者: shanxianghappy 时间: 2021-3-15 18:56
标题: verilog中`include `ifdef `define `endif 的用法
verilog中`include `ifdef `define `endif 的用法
Verilog 的`include和C语言的include用法一样
include 一般就是包含一个文件，对于Verilog文件内容是一些参数定义
`include "文件名"

关于"文件包含"处理的四点说明：

1) 一个`include命令只能指定一个被包含的文件，如果要包含n个文件，要用n个`include命令。注意下面的写法是非法的`include"aaa.v""bbb.v"

2) `include命令可以出现在Verilog HDL源程序的任何地方，被包含文件名可以是相对路径名，也可以是绝对路径名。例如：'include"parts/count.v"

3) 可以将多个`include命令写在一行，在`include命令行，只可以出空格和注释行。例如下面的写法是合法的。

'include "fileB" 'include "fileC" //including fileB and fileC

4) 如果文件1包含文件2，而文件2要用到文件3的内容，则可以在文件1用两个`include命令分别包含文件2和文件3，而且文件3应出现在文件2之前。

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