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标题: Spartan6的时序问题以及DDR3的时钟 [打印本页]

作者: a56565466 时间: 2018-1-30 10:56
标题: Spartan6的时序问题以及DDR3的时钟
我在整个程序编译完以后发现Static Timing那边有错误，绝提错误如下图 (, 下载次数: 57 )
我个人认为是DDR3的速度没跑到应该跑到的800M，时钟速度是200M和400M，出错的地方是200M部分时序有问题，之后我将DDR3的数据时钟频率降到350M，编译的时候提示如图错误
(, 下载次数: 42 )
不知道是什么原因，请问有人碰到过这个问题，解决过吗？
非常感谢

作者: MACROY 时间: 2018-1-30 11:35
PLL倍频后频率范围400-1080，乘数因子增大就可以了

作者: east0609 时间: 2018-1-31 10:30
PLL倍频后频率范围400-1080，乘数因子增大就可以了

作者: fascinate_lyd98 时间: 2018-1-31 10:50
study。

作者: a56565466 时间: 2018-1-31 19:04
回复 2# MACROY
请问在哪里可以更改这个乘数因子？

作者: a56565466 时间: 2018-1-31 19:09
回复 3# east0609
请问在哪里可以更改这个乘数因子？

作者: MACROY 时间: 2018-2-1 08:50
本帖最后由 MACROY 于 2018-2-2 08:36 编辑

回复 5# a56565466

CLKFBOUT_MULT就是乘数因子，如果想维持pll输出频率不变，对应端口（CLKOUT(X)_DIVIDE）除数因子同比例增大

作者: a56565466 时间: 2018-2-1 13:00
回复 7# MACROY
就是说spartan这个器件的PLL处理只能在400M以上，比如我输入50M的时钟，就必须先用乘数因子将其倍频至400M以上再对其做分频，不然就会报错，是这个意思吗？

作者: MACROY 时间: 2018-2-1 17:43
回复 8# a56565466

可以这么理解，400-1080Mhz是PLL中一个部分电路VCO的振荡频率范围

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