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标题: Pipeline ADC中比较器offse和比较器速度是如何影响Pipeline ADC的线性度的呢？？？ [打印本页]

作者: 光影之约 时间: 2017-6-19 17:33
标题: Pipeline ADC中比较器offse和比较器速度是如何影响Pipeline ADC的线性度的呢？？？
Pipeline ADC中比较器offse和比较器速度是如何影响Pipeline ADC的线性度的呢？？？

作者: lonerinuestc 时间: 2017-6-19 17:33
本帖最后由 lonerinuestc 于 2017-6-20 13:11 编辑

由于pipeline具有冗余，所以，除了最后一级的比较器的offset，都可以被后一级补偿回来，但是offset不能过大 ...
小猪仔007 发表于 2017-6-19 17:50

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您这一看就是没有实战过的，并且书也没好好看。。。1. 比较的offset只要控制在correction range范围内，的确不会引起后级发生missing decision level，但是会大大增加输出摆幅，给运放的设计带来极大困难，在SHA-LESS结构中还会影响输入信号频率上限，所以比较器offset的校准通常都是必须的，并且如何稳定、可靠、低功耗、小面积，这是门学问。在pipeline的采样率上升到GS/s甚至10GS/s，工艺必然将scaling down到诸如65nm/28nm，并且低电压使得ADC满幅范围大大缩小，所以比较器offset更是不得不解决的问题，此外深亚微米工艺中的NBTI和PBTI等效应使得前台的校准不再奏效，所以calibration难度更大。
2. 比较器的速度对pipeline至关重要，在SHA-LESS结构的STG1中更甚，因为采样结束后sub-adc开始工作并且regeneration，sub-adc的decision time将会吃掉OTA的gain time margin。举个简单例子，比如用0.18um SiGe做一个16b 400MS/s ADC，gain time共1.25ns，而该工艺节点中比较器decision time 最快也得250ps，再加上比较器到DAC的时间，OTA的settling time必须小于800ps，很难设计。此外，比较器的速度过慢还会引起亚稳态，从而影响ADC的BER，这在通信应用中无所谓，在仪器测量应用就挂球了。
3. 在pipeline的速度继续发展过程中，一个很重要的方面就是interleave，这可以大大降低对比价器速度的要求，当然，这更是一门大学问。。

作者: 小猪仔007 时间: 2017-6-19 17:50
由于pipeline具有冗余，所以，除了最后一级的比较器的offset，都可以被后一级补偿回来，但是offset不能过大，设计的时候，每级的运放都有输出范围，如果offset过大，会使得本级的输出超出范围，所以，平常设计的时候，基本不会校准比较器失调，但是会将它控制在合理的范围内，最后一级的比较器要好好设计，因为补不回来，可能会带来SFDR 4-10dB的下降。
至于速度，因为比较器的结果是要在放大相之前就给出的，所以速度当然要控制在放大相之前就给出结果，否则，整个ADC工作就会出错，线性度就没什么好谈的，太快也没用，唯一的好处就是，采样或者放大的建立时间可以长一点，硬说这样提高线性度，也行，不过有点牵强。

作者: zhandch01 时间: 2017-6-20 09:37
3楼说的比较全面，还有就是，如果阶次比较高，最后一级一般用flash去克服累加的gain error

作者: 小猪仔007 时间: 2017-6-22 09:02
回复 2# lonerinuestc

我知道你说的这些，确实你说的这些在28nm/65nm下要考虑，但是，在130nm和180nm下这些都并不是考虑的重点啊，至少我在做12bit200M左右的pipeline ADC比较器还是要求不高的，还有，闻道有先后，我确实做得不久，才半年，你这一上来说什么没实践过书没看好，你以为你是谁？？

作者: 光影之约 时间: 2017-6-22 11:23
回复 5# 小猪仔007

他是大牛

作者: lonerinuestc 时间: 2017-6-22 15:18

回复 lonerinuestc

我知道你说的这些，确实你说的这些在28nm/65nm下要考虑，但是，在130nm和180n ...
小猪仔007 发表于 2017-6-22 09:02

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惹您不高兴了，我觉得我应该道歉！
但是看了您的这两条回复，我不觉得我的判断有问题：您确实没有实战过，其次您确实没有好好看东西，所以很多基本问题没搞透彻。如果您有兴趣可以过两年再回过头来理解这东西，估计会感谢我的，真的。

作者: novaming 时间: 2017-6-23 23:35
回复 2# lonerinuestc

这帖子说的有些狭隘了吧，流水线典型的工作区域，比较器的失调只要在范围内并没有神马影响，当然SHA-LESS结构是路径限制了比较器的速度和失调，这个另说；普通结构的ADC_STAGE没
你说的那么敏感，至少还没到必须要校失调的地步~~只要前级有个预放大，一般失调电压都不会太凶~

作者: leave22 时间: 2017-6-28 10:55

回复 lonerinuestc

这帖子说的有些狭隘了吧，流水线典型的工作区域，比较器的失调只要在范围内 ...
novaming 发表于 2017-6-23 23:35

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opamp摆幅不够，sha-less结构里比较器失调大了，opamp的线性度、建立速度影响都很大。以带pre-amp为例，3sigma=5mV，stage1是8倍增益，就是40mV的误差。如果再算上路径不匹配带来的其他因素，所有这些因素累加下来，会一点点蚕食掉性能，SFDR起不来。

作者: 我笨的要死 时间: 2021-3-8 15:33

lonerinuestc 发表于 2017-6-22 15:18
惹您不高兴了，我觉得我应该道歉！
但是看了您的这两条回复，我不觉得我的判断有问题：您确实没有 ...

大佬能不能解释一下亚稳态噪声和失调电压。三者的区别与联系啊。求求你了。

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