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标题: 各位前辈，请教一下SAR数字电路问题 [打印本页]

作者: dashezhixue 时间: 2017-1-9 21:29
标题: 各位前辈，请教一下SAR数字电路问题
各位前辈，请教一下SAR数字电路问题，这个SAR逻辑是通过写verilog代码来实现，还是自己利用晶体管搭成D触发器，自己搭建呢？

作者: dashezhixue 时间: 2017-1-9 21:29
前辈们来指点下

作者: mikeppq 时间: 2017-1-10 08:42
用verilog写简单些

作者: tsai2 时间: 2017-1-10 11:05
回复 1# dashezhixue

USE VERILOG MORE CONVIENT, BUT FULL CUSTOME YOU CAN SEE NODE WAVEFORM

作者: dashezhixue 时间: 2017-1-10 11:24
回复 3# mikeppq

那要想性能好还是要自己搭建啊

作者: dashezhixue 时间: 2017-1-10 11:25
回复 4# tsai2

那自己搭建性能会更好些吧

作者: tsai2 时间: 2017-1-11 14:17
回复 6# dashezhixue

use full full custom you need to check corner but you can see the real circuit
use rtl code you can use digital flow to check timing

I think high speed sar may choose digital flow for safety

i use both two methods

作者: dashezhixue 时间: 2017-1-12 15:18
回复 7# tsai2

谢谢前辈，我的是超低功耗的，需要整个adc功耗要达到100nW以下，这样的逻辑电路是不是最好自己搭建，电路搭好时，感觉画版图又会很费时间啊

作者: nyne 时间: 2017-1-12 22:47
THANK YOU

作者: gloryduke 时间: 2017-1-13 14:04
自己搭吧，SAR逻辑不复杂，画完基本的单元以后基本上都是复制黏贴，D触发器应该采用传输门结构的，这样有利于低功耗

作者: 寒枫 时间: 2017-1-13 14:22
回复 8# dashezhixue

这么低的功耗，还是自己搭的好，像楼上说的，SAR逻辑不是很复杂，手动搭也好控制功耗

作者: dashezhixue 时间: 2017-1-14 09:46
回复 11# 寒枫

是，因为采样率很低1kS/S，所以功耗也要求低。不过自己搭建，版图是不是很费时间啊，流片时间很紧啊

作者: king0798 时间: 2017-1-14 11:12
自己搭简单，仿真起来也简单。用verilog混仿，时间耗的也长，仿真精度也差

作者: dashezhixue 时间: 2017-1-14 15:30
回复 13# king0798

那后面的版图如何画啊，实现起来会很复杂吧

作者: king0798 时间: 2017-1-15 20:02
回复 14# dashezhixue

这个逻辑的工作量，版图轻轻松松就画完了

作者: dashezhixue 时间: 2017-1-15 22:40
回复 15# king0798

我是新手，用的SET and DOWN切换，逻辑可以一天画完吗？那等于我自己画一个D触发器的版图，后面的就可以重复调用这个D触发器的版图了？

作者: king0798 时间: 2017-1-16 09:43
回复 16# dashezhixue

是啊，就是这样的，基本逻辑单元画好，调用就好。一天可以，又不用考虑匹配什么的，版图容易画，就是连线而已

作者: dashezhixue 时间: 2017-1-16 13:15
回复 17# king0798

多谢前辈，前辈也做过SAR么

作者: dashezhixue 时间: 2017-2-14 19:55
回复 10# gloryduke

前辈，整个SAR的版图能在一周画完么

作者: dashezhixue 时间: 2017-2-14 19:56
回复 17# king0798

前辈，整个SAR的版图能在一周画完么

作者: king0798 时间: 2017-2-16 09:53
回复 20# dashezhixue

好好画，考虑匹配和面积的话，经验丰富的Layout工程师也得要三周。如果你是学校做毕设，建议不要考虑面积，这样器件摆放距离远，避免drc错误，而且走线好走。不知道你处理drc和lvs问题的能力如何，还有对工具使用的熟练度，再随意画，感觉一周也够呛。

作者: dashezhixue 时间: 2017-2-16 10:08
本人学生，正在学习，第一次做，那时间估计很紧啊，面积的话目前不需要太关注，今年估计一次tape out机会，赶不上的话就怕影响毕业和找工作

作者: dashezhixue 时间: 2017-2-17 09:15
回复 21# king0798

本人学生，正在学习，第一次做，那时间估计很紧啊，面积的话目前不需要太关注，今年估计一次tape out机会，赶不上的话就怕影响毕业和找工作。降低到8bit会不会省一些时间呢

作者: king0798 时间: 2017-2-23 09:25
回复 23# dashezhixue

8位确实省一些时间，省不了太多感觉，就少了几根连线而已。8位位数低，找工作人家会很纳闷怎么只要求八位，不是10位或者12位。

作者: dashezhixue 时间: 2017-2-24 13:48
回复 24# king0798

主要也是考虑版图绘画的时间，前辈遇到过这种问题么，是仿真点数太多了吗 http://bbs.eetop.cn/thread-281863-1-1.html

作者: king0798 时间: 2017-2-26 10:02
回复 25# dashezhixue

仿真精度太低了吧

作者: dashezhixue 时间: 2017-2-27 14:50
回复 26# king0798

这里的瞬态仿真步长应该怎么取呢，我是取得我时钟的上升沿的时间100ns，而时钟周期为111us，我怕取小了不能得到正确的结果

作者: king0798 时间: 2017-3-2 14:32
回复 27# dashezhixue
不是吧，时钟这么慢，111us。这么仿真也可以。

作者: dashezhixue 时间: 2017-3-2 18:35
回复 28# king0798

是啊，生物信号检测的，我的瞬态仿真在corner tt和ss下 ENOB为7.8和7.9，而在ff下6.8请问为什么差这么大

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