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标题: reg和wire的最大位宽能定义多少？ [打印本页]

作者: daneast 时间: 2017-1-5 16:36
标题: reg和wire的最大位宽能定义多少？
512是否可以？是否会有异常影响？

作者: vigorkylin 时间: 2017-1-5 16:42
可以很大很大，具体多大我也不晓得，512肯定没问题

作者: richardxingxing 时间: 2017-1-6 20:38
取决于综合需要的频率，越大频率越难做上去

作者: 3637320230 时间: 2017-1-7 09:58
1023我都定义过

作者: daneast 时间: 2017-1-9 21:32
回复 4# 3637320230

跑多少速率？

作者: daneast 时间: 2017-1-9 21:34
回复 2# vigorkylin

你跑的多少速率

作者: daneast 时间: 2017-1-9 21:35
回复 3# richardxingxing

nod,thx

作者: yapjy 时间: 2017-1-9 23:52
回复 5# daneast

主要该看你需要实现什么功能吧。。。

作者: vigorkylin 时间: 2017-1-10 08:38
跑多大速率跟这个没半毛钱关系，好吗？感觉你这方面了解的还太少，最最最基础的都没看过

作者: zsftm 时间: 2017-1-10 09:59
回复 9# vigorkylin

有关系的，每根线的延迟都不一样的

作者: vigorkylin 时间: 2017-1-10 10:52
回复 10# zsftm

那也是取决于你的延迟最大的路径，是你单单这么个声明的原因吗？再仔细想想

作者: teemo 时间: 2017-1-10 11:12
没有问题我定义过[65535:0]
楼主要知道这种定义是使用的不是BRAM而是slice内的DRAM，因此工作频率会降低，由于受布局布线限制，过大会增加其困难

作者: teemo 时间: 2017-1-10 11:16
回复 12# teemo

说的有点不准确了，定义reg是使用的Dram ，当然定义reg或者wire过大，在要求数据质量的情况下可能会增大延时，导致可工作最大频率降低

作者: daneast 时间: 2017-1-12 10:27
回复 12# teemo

过大的宽度肯定会影响一致性，不知道这个阈值是多少，布局布线后看综合结果了

作者: daneast 时间: 2017-1-12 10:32
回复 11# vigorkylin

兄弟，不懂就低调一点，谦虚是美德

作者: huster 时间: 2017-1-12 11:36
这里显然不是在讨论语法问题。一般不建议定义太宽，满足需求就可以了啊，时钟频率低的话可以复用，时钟频率高的话，定义太宽TIMING容易出问题

作者: daneast 时间: 2017-1-12 13:35
回复 16# huster

200M，我觉得应该没问题，否则ddr3 mig控制器BL=8模式用不起来了啊

作者: rainwerstone 时间: 2017-1-12 13:49
想多大就多大

作者: xiaohanhaowei 时间: 2017-1-12 15:38
回复 1# daneast

看实现啥功能了，

作者: tao2000 时间: 2017-1-12 17:29
这个参考一下成熟的总线协议就知道了AMBA AHB和AXI最宽都可以支持到1024。这个应该是性能的极限了，再高性能就很难保证了。

作者: ahua089403 时间: 2017-1-15 22:48
应该没有明确的限制吧
不过位宽过大的话时序可能会不容易跑过，特别是时钟速率较高时

作者: QQben 时间: 2017-1-16 10:37
谢谢分享

作者: QQben 时间: 2017-1-16 10:43
谢谢分享

作者: dogbear2245 时间: 2017-1-16 22:05
本帖最后由 dogbear2245 于 2017-1-16 22:17 编辑

我觉得标题里的提问是个伪命题。
首先，我不觉得楼主问的是个语法问题。语法并没有对最大位宽做任何限制。
如果是应用问题，那么首先你得知道是用来做什么。如果是做FPGA设计，肯定是要受到FPGA芯片资源限制的。有人说这个位宽会影响时序，这个说法并非没有道理，试想，如果逻辑器件的90%的逻辑单元都被使用了，那对布局布线是有较大压力的，另外过大的位宽很难在FPGA内部保证其走线一致性，毕竟FPGA的资源是分布在不同的逻辑单元里的。但是，会有定义成几万几十万...位宽的需求么？如果你的设计有这样的需求，那么可以说，系统设计有问题。
所以，与其说定义多大位宽会影响速度，还不如说使用了多少资源会影响速度。

帖子内容里这个问题：512对于FPGA来说，无论是wire还是reg，都不能算太多资源，即使是用最低端的、资源最少的FPGA。然而不能孤立地来去分析这512，应该整体地去考量设计使用的所有资源，来确定512是否可以满足。

作者: ati1tw 时间: 2017-1-17 09:56
回复 24# dogbear2245
同意D大的說法這問題有verilog LRM與Synthesizable 兩個問題
不過reg [511:0] 如果 implement 成1t counter,對timing 肯定有影響
如果只是register,倒是無所謂

作者: vigorkylin 时间: 2017-1-17 10:09
回复 24# dogbear2245

你没搞懂楼主的真实意图，我也没懂，所以大言不惭的说了句，最终被甩了个“不懂装懂”打脸了。
楼主类似的问题还有。

assign addr=a? addr_a : (b?addr_b : 30'd0);addr_a和addr_b都是[29:0]，这个宽度的wire能否使用嵌套的条件 ...
daneast 发表于 2017-1-14 13:54

登录/注册后可看大图

我无知，不敢再碰了。

作者: daneast 时间: 2017-1-19 14:28
回复 24# dogbear2245

说法和前面几位大同小异，最终还是要看资源利用率以及时序一致性，谢啦！

作者: 杰克淡定 时间: 2017-3-10 11:02
回复 26# vigorkylin

我也是看这楼主发的一些帖子提的问题，问得实在是没水平，都懒得去回答。看他问了没人搭理，也是看不下去了，好心回答解释了他其中一个帖子，他还不耐烦嫌我废话，且不说他能力如何，就这情商还有公司敢用他做硬件工程师调试DDR……去做IC设计就更别想了，没戏！

作者: daneast 时间: 2017-3-10 11:45
回复 28# 杰克淡定

孙子，别像个娘们似的行吗，还跟踪过来，服了……分享些网文就自认专家，如果都像你这样还开论坛干嘛。谦虚不是装的，孙子才是装的！

作者: 杰克淡定 时间: 2017-3-10 13:51
回复 29# daneast

你还别不服气，你牛逼你去抄些文章来看看，为你智商情商担忧，记得不要连原著作者名也照抄了。

作者: 494448264 时间: 2017-3-10 16:30
路过。。

作者: daneast 时间: 2017-3-13 10:26
回复 30# 杰克淡定

抄文章能抄的这么有优越感，你不只是情商智商感人，脸皮也让人望尘莫及

作者: 西门电工 时间: 2017-3-13 10:28
为什么要定义那么的宽啊。。。

作者: daneast 时间: 2017-3-13 10:40
回复 33# 西门电工

往DDR3 MIG中读写数据啊

作者: 14425324 时间: 2017-3-15 07:19
几乎没有，512没问题

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