EETOP 创芯网论坛 (原名：电子顶级开发网)

标题: 奇怪的芯片问题 [打印本页]
作者: silverpuma    时间: 2016-10-11 15:43
标题: 奇怪的芯片问题
本帖最后由 silverpuma 于 2016-10-17 11:23 编辑

不知道大家有没有遇到过这样的问题：
芯片晶圆测试的时候，良率不错，FUSE之后的基准、偏置电流、时钟等等都在设计范围之内。但是用示波器观察的时候，发现基准电压上面都叠加了一个非常不规则的高频噪声，同时时钟非常不稳定，波形和抖频的时钟波形一样（设计是没有抖频的）。


把CP测试OK的晶圆封装成成品后，FT测试时控制时钟的波动范围在-/+1KHz内，良率瞬间降到10%。

现在找不到原因，郁闷死了。
( , 下载次数: 148 )

内部5V电源产生电路
( , 下载次数: 134 )


TRAN波形


AC波形
作者: anykatest01    时间: 2016-10-11 17:12
你的基准，偏置电流，时钟都做了fuse trimming吗？  如果你不做fuse trimming，FT测试和CP测试有区别吗？

trimming一般情况下应该只有部分需要trimming。有一部分应该本来就可以的。
作者: bright_pan    时间: 2016-10-11 17:15
而且一般都有个控制位，trimming是否有效，你可以寄存器或者什么控制的。

感觉像是你的trimming控制逻辑在时钟作用下乱来。
作者: kidd_han    时间: 2016-10-11 17:30
测试模式最好不要让power管switching，噪声很大的。
作者: hszgl    时间: 2016-10-11 18:15
估计不是电路内部的问题。示波器观察时，你的探头阻抗是不是匹配？接地是不是良好？如果可以，给个你们测试的原理图和照片，以及测试条件的描述。示波器的应用不比电路设计简单多少，真的。
封装后，由于存在封装应力问题，会有一定的参数漂移。良率下降这么多，无非两个原因：你们的时钟robust不够，你们找的封装厂太烂了。
作者: ding822003    时间: 2016-10-11 21:02
祝你好夢!
作者: 暮若幽荷    时间: 2016-10-12 09:24
CP时候拉多大电流测，实际又是拉多大电流测，可能正常工作的时候开关动作已经严重干扰了电路工作
作者: hehuachangkai    时间: 2016-10-12 09:47
看看先
作者: math123    时间: 2016-10-12 10:10
layout的时候有充分考虑噪声影响吗，例如VINA VINP，VSS，VSSP分开bond，
这是3A的buck吧？集成大电流功率管对衬底引入噪声不奇怪的
作者: silverpuma    时间: 2016-10-12 10:42
回复 5# hszgl

    其实如果不看波形的话，CP测试和FT测试良率都不错。如果看瞬态波形的话，瞬间崩溃。    这个芯片用在反激变换器上面，如果频率这个样子的话，相当于很大的抖频，用在没有浸油的变压器上面，就有嗡嗡的响声。
    其他参数都OK。悲剧。
作者: silverpuma    时间: 2016-10-12 10:58
回复 9# math123

    BUCK 3A的时钟很稳定。反到是这个SSR的反激控制芯片时钟很不稳定，把基准电压和内部5V电源拉出来看，叠加的高频噪声是一样的。两者的电路结构其实大致是一样的。
作者: silverpuma    时间: 2016-10-12 11:00
回复 4# kidd_han


   把DRIVER部分关闭和不关闭，都是有不稳定的噪声出现。现在一直在找，改了几次版了，都没有改好。
作者: silverpuma    时间: 2016-10-12 11:08
回复 2# anykatest01


   嗯，FT和CP的测试机抓出来的值经过FUSE之后都在设计范围之内的。但是就是良品拿回来测，就会出现噪声，基准和频率都有噪声。然后返回确认测试CP和FT结果，发现CP和FT有同样的问题，只不过是没有发现。
作者: bright_pan    时间: 2016-10-12 13:49
你的基准电路会不会有不稳定的问题呢？仿真确认没有?

看你电路好像有高压的管子，这里输入电压在范围内变化结果会怎么样？  另外，你尽量简化，先只测试基准，buck这些都关掉静态下，确定基准是否干净。
作者: bright_pan    时间: 2016-10-12 13:49
感觉你的问题是基准有抖动，在封装压力下，抖动更厉害？
作者: silverpuma    时间: 2016-10-12 13:58
回复 15# bright_pan


    基准是有抖动，但是我们通过FIB、改版调整PM都无法消除高频噪声，最后发现是基准的噪声和内部5V电源的噪声是一致的，但是5V的噪声源一直都没有确认到哪里产生的。    ( , 下载次数: 108 )

有高频噪声（用测试机测试直流电压是看不出区别的）
( , 下载次数: 121 )

没有高频噪声（就是在FT中剔除噪声干扰，剩下的10%的良品）
作者: xiaowanzi88    时间: 2016-10-12 14:19
回复 1# silverpuma

Zenner在上华工艺中不能正偏 ,这估计是这个电路的死穴所在.
做FIB尝试把正偏的Zenner短路,估计VCC就没有这个噪声了.
作者: math123    时间: 2016-10-12 14:54
内部5V的电压是如何产生的， cp未trim的芯片也发现这个问题吗？
作者: silverpuma    时间: 2016-10-12 16:23
回复 17# xiaowanzi88


   牛人啊，一看就知道是上华的工艺，这个工艺的确是上华1um40v的。不过zener不能正向使用，有什么说法么？？能解释一下么。
作者: silverpuma    时间: 2016-10-12 16:37
回复 18# math123

    5V的电压见一楼，我贴上去了。CP的时候发现不了，因为测试机抓出来的数据都不错，频率是计算的平均值。
作者: xiaowanzi88    时间: 2016-10-12 16:38
回复 21# silverpuma

一般可以正偏使用的Zener属于FloatingZener,有NBL层,并做高电压偏置.
如果没有NBL层,正偏Zener和pusb之间就形成一个寄生pnp,抗噪声能力就非常弱.而且正偏电流也有要求,通常小于1mA.
上华工艺即时实现Floating Zener的结构,但是给客户两端模型,建模很粗糙,极其容易造成设计者的错误判断和使用.通常国外工艺的Zener都是三端器件,可以仿真出漏电流的大小.
如果搂住做实验把这个Zener断开,估计VCC上就看不到这个噪声了.需要使用NPN CB短接正偏使用,以替代Zener.
上华工艺想玩得好,需要自己对器件的理解能力很强才行,这也是烧钱烧出来的经验.
作者: silverpuma    时间: 2016-10-12 16:59
回复 21# xiaowanzi88

( , 下载次数: 81 ) 难道就是这个高级工艺里面描述的东西，发生在俺做的芯片上面了？？？
作者: xiaowanzi88    时间: 2016-10-12 17:10
回复 22# silverpuma

你可以做FIB把那个正偏的Zener断开,VCC只小一个Vz值,看看还有噪声干扰不?
作者: silverpuma    时间: 2016-10-12 17:18
回复 23# xiaowanzi88


   嗯，正准备试试。已经改了三次版了，均没有办法解决此问题啊。
作者: xiaowanzi88    时间: 2016-10-12 17:58
回复 24# silverpuma


    这是非常成熟的电路结构.只是可能参考了别人家的电路吧,比如一些SOi工艺,Zener就可以正偏.
作者: magicdog    时间: 2016-10-12 19:22


   
回复  silverpuma


     这是非常成熟的电路结构.只是可能参考了别人家的电路吧,比如一些SOi工艺, ...
xiaowanzi88 发表于 2016-10-12 17:58

                               
登录/注册后可看大图




   这个建议价值连城，楼主该拿些诚意出来了吧
作者: silverpuma    时间: 2016-10-13 10:06
回复 25# xiaowanzi88

     嗯，反向的电路，以前用过其他工艺没有出过问题的。上次同样类型的芯片，我自己换了个LDO的结构，也没有出问题。     现在用上华的另外一个BCD工艺，zener的pdk也是两端的，同样的电路，也没有出问题，而且性能杠杠的。
     没有想到就这个出问题了。。。。
作者: silverpuma    时间: 2016-10-13 10:13
回复 26# magicdog


   版主说，想要什么，只要有的，我都可以给
作者: semico_ljj    时间: 2016-10-13 11:00
回复 5# hszgl

也不完全是这样吧
作者: hszgl    时间: 2016-10-13 12:00
回复 29# semico_ljj


   是的，我理解有限。不过楼主的问题看样子是本身的设计问题，只是cp的时候没有发现。
作者: hszgl    时间: 2016-10-13 12:08
回复 27# silverpuma


   看到你贴的电路图了，模型名称是看的出来的。1u40v的工艺吧，我们也用。   当时画版图的时候我就很纳闷zener的最外环（相当于集电极）怎么接，不过因为我都是反偏的，没遇到这种问题。
   这次xiaowanzi88难得上次干货，收藏了。
作者: silverpuma    时间: 2016-10-13 14:13
本帖最后由 silverpuma 于 2016-10-13 14:31 编辑

回复 21# xiaowanzi88 ( , 下载次数: 118 )





出问题的工艺Zener图？
( , 下载次数: 112 )

没有出问题工艺的Zener图   
等FIB做完后我会给出结果。
作者: xiaowanzi88    时间: 2016-10-13 15:05
回复 32# silverpuma
BN端的电位接哪里了?
作者: silverpuma    时间: 2016-10-13 15:47
本帖最后由 silverpuma 于 2016-10-13 15:56 编辑

回复 33# xiaowanzi88

   悲剧了，做了FIB把电压降了一个Dz，没有改善，一样的。P+和NWELL里面的N+接一起，BN应该是通过NWELL接在一起了。
作者: xiaowanzi88    时间: 2016-10-13 16:01
回复 34# silverpuma

能把FIB方案贴上来吗?
作者: silverpuma    时间: 2016-10-13 17:51
回复 35# xiaowanzi88

( , 下载次数: 125 )
FIB方案见上图，短路之后VCC电源电压下降了，但是还是没有解决问题，不知道这样是不是你的原意？
另外那个电阻的大小对VCC的驱动能力有无影响啊？
作者: bright_pan    时间: 2016-10-14 14:29
觉得xiaowanzi88的分析很有道理； 怎么没有效果？ FIB确认成功了吧？

你有没有测试功耗，电流上分析有没有什么特别，相比于仿真？
作者: silverpuma    时间: 2016-10-14 16:01
本帖最后由 silverpuma 于 2016-10-14 16:06 编辑

回复 37# bright_pan

    确认做成功了，VCC的电压值直接下降了0.6V~0.7V，但是没有改善。我只能通过基准叠加噪声、VCC叠加噪声和输出频率的抖动范围来进行前者和后者的对比。对了，忘记说一下，那个电路里面的接VCC的电阻，提图的时候别人有四根串联电阻，短掉最上面两根，但是明显不是dummy用的。
作者: hszgl    时间: 2016-10-14 17:34
回复 38# silverpuma


   打个岔，你们的三个Zener没做在一个nwell里吧？
作者: peterlin2010    时间: 2016-10-15 10:20
这类 zener model会准吗? i-V curve  多大电流会垫高电压??  -40 ~150 temperatur   下ZENER 会如何?  
  一般BCD 工艺 应该很多拿ZENER当 GATE CLAMP
作者: hszgl    时间: 2016-10-15 16:34
回复 40# peterlin2010


   我用的时候感觉还行。
作者: silverpuma    时间: 2016-10-17 09:43
回复 39# hszgl
( , 下载次数: 88 ) 上面是三极管，下面是Zener，Zener都是单独的阱。
作者: silverpuma    时间: 2016-10-17 09:44
回复 40# peterlin2010
      还行，只要电压、电流精度要求不高，用起来蛮方便的。
作者: xiaowanzi88    时间: 2016-10-17 13:08
回复 36# silverpuma
看了一下FIB方案,存在值得考虑的地方
1)短接掉,而非断开Zener 连接关系。如果有沉底噪声还是会耦合上来。
2）就这个电路本身而言，若不是这处引入的噪声。接下来要怀疑反偏的Zener支路。
2.1）nwell电阻在VDD处作用何在？nwell实际耐压多高？VDD处存在较多高频毛刺，而上华工艺的nwell电阻若用于AC响应的地方，存在漏电
2.2）反偏Zener若想得到稳定电压，偏置电流很关系，查阅一下PCM参数。Zener静态电流通常在10uA~1mA之间。上华PCm参数以10uA为标准。
通常这路电流会用高阻多晶限流。
2.3）隔离HVMOS，上华部分工艺里面BS在版图上就是短接，而Symbol上的B端，其实只是Psub环电位。需要核实一下时候对应上连接关系。
作者: silverpuma    时间: 2016-10-17 14:54
本帖最后由 silverpuma 于 2016-10-17 14:55 编辑

回复 44# xiaowanzi88
      nwell电阻我们的确吃过一次亏，按照他的design rule画，漏电了，后来自己分析改成高压画法，耐压就正常了。另外ISO管子也吃过亏，这个都在版图中是相当的注意。            这里有另外一个量产的，一个类似的结构电路，用的上华bcd工艺做的，性能就蛮好的。
       ( , 下载次数: 85 )

       区别在于：1> Zener的偏置电流都是高压BANDGAP产生的。
                      2> 电阻采用的都是poly电阻。
                       其他都和出问题的电路一样，不知道为什么这个就可以。

      那个项目我准备找个机会重新做一版了，实在是改不动了啊，非常感谢。
作者: xiaowanzi88    时间: 2016-10-17 15:52
回复 45# silverpuma


    其实,我直观上,更觉得反偏Zener那路的电流不恒定,造成了Gate电压的抖动.
我遇到过Zener设置电流1uA时候,Zener输出电压跳动的情况,查了PCM,我都要哭死了.后来全部设置到10uA.
但你遇到的问题不是电流偏小,而是偏大.况且还有一个极其容易漏电的Nwell顶在上面.
下次流片最好留出ProbePAD,不行就扎针测试,找出关键问题所在.
作者: silverpuma    时间: 2016-10-17 16:22
回复 46# xiaowanzi88


       嗯，你的说法非常有可能。非常感谢你这几天的解释，让我获益匪浅。       等以后有机会验证重新验证后，再来回复此贴。
作者: zjzhang1124    时间: 2016-10-17 17:23
回复 16# silverpuma


   可以大概率 怀疑 封装问题
作者: silverpuma    时间: 2016-10-17 17:44
回复 48# zjzhang1124


   重回CP，示波器已经观察问题了，而且COB测试也是同样的结果。所以封装一说，应该有点影响，但是不是主要原因。
作者: frankobvip    时间: 2017-12-5 15:53
感谢分享，期待后续有验证的机会~~
作者: lcshfss    时间: 2024-10-28 10:53
请问后来有结论了吗？



欢迎光临 EETOP 创芯网论坛 (原名：电子顶级开发网) (https://bbs.eetop.cn/) Powered by Discuz! X3.5