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标题: PIPELINE adc仿真MDAC问题 [打印本页]

作者: YQyoyo 时间: 2016-3-28 20:11
标题: PIPELINE adc仿真MDAC问题
在运放共享结构中，tran仿真MDAC时候发现在CK2时钟相时，有一个尖尖凸起，不知道啥原因，麻烦各位啦

作者: YQyoyo 时间: 2016-3-29 09:07
回复 1# YQyoyo

咋没人回复呢

作者: billlin 时间: 2016-3-29 09:12
那是transition的暫態啊!
那是因為Pipelined ADC Clock 的Phase1 and Phase2 做成non-overlap Clock,
所以會有一小段時間OP是處在Open -Loop State,
所以OP 輸出會往0V or AVDD 跑,
自然會看到此現象,
您不用管此暫態現象,
您要管的是在時間結束之前,
您的電壓是否settling 到 0.1% 以內 ( Example : 10-bit ADC First Stage Output voltage)
這才是您要關心的

作者: YQyoyo 时间: 2016-3-29 11:13
回复 3# billlin

谢谢您的回复，我还有疑问，我关注这点的问题就是因为我的建立存在问题，在理论值为200mV时候，我的仿真结果达到20.568超出范围，我以为是因为这个尖尖的存在，导致在建立过程中充放电存在问题呢，不知道该如何理解这一现象。谢谢您

作者: billlin 时间: 2016-3-29 14:15
不大了解您要表達的意思?
您有翔詳細的圖嗎?

作者: YQyoyo 时间: 2016-3-29 14:47
回复 5# billlin

我们看建立是看在CK1E由高到低跳变时刻处的输出值对吧,如图所示 ,在 CK1E由高到低跳变时候，我输入值是160mV，因为Vout=2Vin-Vref,我的Vref值为300mV,所以理论输出值应为20mV，仿真值应该低于20mV,但是我实际仿真值确实20.45mV。

作者: leave22 时间: 2016-3-29 15:38

回复 billlin

我们看建立是看在CK1E由高到低跳变时刻处的输出值对吧,如图所示 ,在 CK1E由高到低 ...
YQyoyo 发表于 2016-3-29 14:47

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运放共享的方法有几种，你的具体结构是什么样的。
不准有可能包括：charge injection，运放输入端reset不完全导致charge sharing等，从你的图看，大概只能判断出不是建立时间不够或者输入信号变化的缘故。

作者: billlin 时间: 2016-3-29 15:47
我想可能是 MOS Charge injection induce Offset ,
您試試看Vin=320mV,是否結果為: 340.45mV,
如果是的話,那可能是Offset,
對整體ADC ENOB不會造成影響的.
而且是否 1LSB >> 450uV,
那根本不用管450uV !

作者: billlin 时间: 2016-3-29 15:51
這可能是 MOS Charge Injection induce Offset,
您可以改變Vin,比如200mV,可能Vout=100.45mV,
既然是Offset,
就不影響Pipelined ADC 的linearity,
您的450uV是可以不用管的

作者: YQyoyo 时间: 2016-3-29 16:09
回复 9# billlin

谢谢您

作者: YQyoyo 时间: 2016-3-29 20:06
回复 7# leave22

您说的对，我的运放输入端的确是不能完全复位，在两个时钟相时候共模也有跳动，但是始终没有找到原因。不知道您有没有好的意见建议，谢谢

作者: leave22 时间: 2016-3-29 22:39

回复 leave22

您说的对，我的运放输入端的确是不能完全复位，在两个时钟相时候共模也有跳动，但 ...
YQyoyo 发表于 2016-3-29 20:06

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大概率是开关不够理想，但具体原因比较多，跟每个人采用的结构有关系，不太好判断。

比如附件的这种结构，通过加大尺寸以及开关隔离能起到部分改进作用。

作者: YQyoyo 时间: 2016-3-30 09:02
回复 12# leave22

您好，我采用的是最基本的运放共享结构，电荷翻转式，您能否具体说一下，没太看懂你所说的开关隔离是怎么回事。谢谢

作者: leave22 时间: 2016-3-30 11:33
回复 13# YQyoyo

要先找到您电路里reset不完全的具体原因才能判断。我说的开关隔离指的是输入端共模采样时候尽量避免其他信号线对这个点的干扰，如果是因为开关不够理想可以考虑用bootstrap开关。附图里的那个结构可以做到12b 200M。
您这个要做到什么指标？

作者: YQyoyo 时间: 2016-3-30 13:55
回复 14# leave22

附图2 我没有看懂，有没有paper之类。我的指标低12bit50M，但是我运放是工作在0.8V电源电压，其他模块工作在1.2V。所以我的Vcm选择400mV,Vref是300mV，其他都是最基础的运放共享结构，没有双输入。

作者: leave22 时间: 2016-3-30 14:40
回复 15# YQyoyo
哦，明白了。你是opamp共享。我发的附件里是time interleaved，还不太一样。

不过方法都差不多，跟共模大小没关系，要找到干扰的具体原因才好判断。逐渐替换成理想的元器件看看吧。

作者: YQyoyo 时间: 2016-3-30 21:06
回复 16# leave22

应该不是开关问题，我有把开关全部理想化后仿真，输入端是这样子的
还有求开关隔离技术

作者: leave22 时间: 2016-3-31 11:50
回复 17# YQyoyo

信息太少了。光看波形图不好判断。

开关隔离可能您已经用了，无非类似加开关断开敏感节点。

作者: YQyoyo 时间: 2016-4-1 09:01
回复 3# billl

您好，还有提问题麻烦您，我结构采用传统的运放共享结构，运放没有两输入，就是基本两级运放，为什么我运放满足第一级要求，但是在第二级中却震荡了，我是1.5bit一级，第一级采样电容cs=1.2p,cf=1.2p，第二级各为600f，翻转式结构。因为我觉得运放满足第一级要求，就必然满足第二级要求，但仿真却显示第二级开始MDAC波形明显震荡了。谢谢

作者: YQyoyo 时间: 2016-4-7 16:21
回复 5# billlin

您好，我有几个问题麻烦您，第一：为什么在运放共享结构中，我发现当我的运放满足第一级要求时，GBW却无法满足第二级要求；第二：我是12bit50M，理论计算所需GBW大概为546M，GBW*f(反馈系数1/2)大概280M,但在实际中我GBW*f已经达到360M左右，却依然无法满足50M采样率要求是为什么。谢谢

作者: leave22 时间: 2016-4-7 17:07
本帖最后由 leave22 于 2016-4-7 17:13 编辑

尝试回答你的问题。
1. 运放结构是什么，1.2pF负载和600fF负载的时候，stb相位裕度多少。开关电阻太大引入零极点？如果运放是two-stage+miller补偿结构，是否加了调零电阻，负载变化导致极点变化？

2. 50M不满足的原因是什么，第一级输出达不到12bit-1？还是第二级？reference建立是否足够？

作者: YQyoyo 时间: 2016-4-7 19:08
回复 21# leave22

1. 运放结构是什么，1.2pF负载和600fF负载的时候，stb相位裕度多少。开关电阻太大引入零极点？如果运放是two-stage+miller补偿结构，是否加了调零电阻，负载变化导致极点变化？

您好，两级运放，fold cascode+共源。相位裕度明显第二级（600f）时候好。至于开关引入极零点，我不确定。有调零电阻的

2. 50M不满足的原因是什么，第一级输出达不到12bit-1？还是第二级？reference建立是否足够？

第二级输出达不到精度要求。参考源我采用的是理想值。谢谢

作者: leave22 时间: 2016-4-7 21:18

回复 leave22

1. 运放结构是什么，1.2pF负载和600fF负载的时候，stb相位裕度多少。开关电阻太大引入零 ...
YQyoyo 发表于 2016-4-7 19:08

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1. 您判断精度不满足要求是根据建立值20.45mV？还是FFT结果？

2. 从第一个帖子图片看，您第二级建立的时候，带宽不够，看样子也影响到了摆率，相位裕度貌似都够，尝试调小miller电容看看。

3. 关于尖峰，我觉得有种可能是这样的。仅针对您第一个帖子里+160mV/-160mV的输入，电容采样时，bottom端是VIN，top端是VCM，切换到HOLD时，bottom端连接+Vref/-Vref，如果这VIN和+Vref/-Vref相近，那么运放输入端跳变就会小点，输出跳变也会小。反之如第二级建立的时候，因为此前stage1_vout输出小，第二级电容bottom端从stage1_vout切换到+Vref/-Vref时，会引起运放输入端发生大的跳变。大的跳变对应大信号摆幅。

作者: YQyoyo 时间: 2016-4-8 20:30
回复 23# 您好，我看精度是根据建立值来看的，这样是否存在问题呢

作者: leave22 时间: 2016-4-9 11:33
回复 24# YQyoyo

您这个建立值不准是offset还是运放建立不完全？这二者影响不一样。

作者: YQyoyo 时间: 2016-4-9 13:44
回复 25# leave22

那应该怎么看究竟是因为什么呢

作者: YQyoyo 时间: 2016-4-9 14:06
回复 25# leave22

我在输入为零的时候，输出在CK1时钟相有22.37nV,在CK2时时钟相时大概73.07pV,谢谢

作者: leave22 时间: 2016-4-10 13:48
回复 26# YQyoyo
1. 看fft
2. 看稳态。比如最后1ns内建立是否稳定。

作者: shisq123 时间: 2016-4-11 13:14
谢谢分享

作者: YQyoyo 时间: 2016-4-11 14:07
回复 28# leave22

单个MDAC可以看fft吗?谢谢

作者: leave22 时间: 2016-4-11 14:19
回复 30# YQyoyo

1. 配合sub-adc就可以。假设stg1和2的数字输出是dout1和dout2，stg2的opamp输出是stg2_vout，那么实际输出就是dout1*2^11+dout2*2^10+(stg2_vout/vref+1)*2^9。大概是这样子吧。

如果fft确定是第二级不好。那就好好找找第二级的原因。

作者: YQyoyo 时间: 2016-4-11 16:41
回复 31# leave22

这个公式我没太明白，您能不能解释下，最后一项，谢谢

作者: leave22 时间: 2016-4-11 21:35
回复 32# YQyoyo

您可以理解为后级backend是理想的ADC

作者: shisq123 时间: 2016-4-12 09:59
谢谢分享

作者: YQyoyo 时间: 2016-4-13 15:36
回复 33# leave22

谢谢，再麻烦您一个问题。图1是一个运放结构classA/AB，图2 是他的第二级共模反馈，图3 是论文中对图2 的描述。我不太理解MC1、MC2 MC3 MC4与运放主体电路的关系，及其Vbc的产生。 ( , 下载次数: 5 )

作者: leave22 时间: 2016-4-13 19:24
回复 35# YQyoyo

图片是运放第二级的cmfb共模反馈。mc1~4可以理解是偏置电路，电流不需要太大，足够共模反馈调节即可。
vbc就是偏置，和vcm一样，是mc1~4的偏置。

作者: YQyoyo 时间: 2016-4-14 09:05
回复 36# leave22

en，谢谢。还有一点这个CMFB是如何作用回主运放调节输出点共模的呐，我意思是像传统共模反馈都会最终作用到一个尾电流的栅极，调节电流以调节共模反向变化。

作者: YQyoyo 时间: 2016-4-14 14:38
回复 36# leave22

还有，这种结构第二级电流如何稳定呐.这是作者在他相同结构另一篇论文中描述
好像是通过第一级怎么样，没看懂。谢谢

( , 下载次数: 90 )

作者: leave22 时间: 2016-4-14 18:31
回复 38# YQyoyo

这两种cmfb我感觉是一样的，文章所画的第二级cmfb无非是把尾电流管也画出来了。并没有什么特别之处。

cmfb目的是补偿上下电流的不匹配，稳定共模，文章的做法是可行的，但还是switched capacitor，没有变化。

作者: YQyoyo 时间: 2016-4-14 20:56
回复 39# leave22

谢谢，我大概理解了

作者: YQyoyo 时间: 2016-4-15 09:19
回复 39# leave22

这是我整体输出图。从下往上依次是输入信号，（我采用运放共享技术）第一级第二级输出，第三第四级输出，第五第六级输出，第七第八级输出，第九第十级输出。我输入是±100mV,参考值是±300mV,理论上每一级输出都该是±100mV，但是图中明显越往后级越有问题。相邻两级中前级（1/3/5/7/9）逐渐超过100mV，第九级达到110mV，后级(2/4/6/8/10)低于100mV,第十级只有78mV。这是什么问题呐。谢谢 ( , 下载次数: 60 )

作者: leave22 时间: 2016-4-15 16:07
回复 41# YQyoyo

你应该把电路也贴出来。

作者: YQyoyo 时间: 2016-5-30 21:08
回复 1# YQyoyo

作者: alhoceima111 时间: 2016-12-20 13:12
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