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标题: LDO 设计讨论 [打印本页]

作者: limaoze39520 时间: 2016-1-6 15:19
标题: LDO 设计讨论
我是新手，正在设计一款LDO。设计要求如下：Vin 0~5V
Vout=3.3v (希望Vout在输入电压Vin小于3.3V时能够跟随Vin变化)
Iload max=100mA
Cout(希望在一个比较宽的范围里，0.2u~5u) Resr很小可忽略不计
dropout voltage=200mV
PSR 在全负载电流范围，-60dB@100kHz -40dB@1M
line regulation +/-40mV@100mA
LoadRegulation +/-50mV@0mA--->100mA
输出精度+/-5%

我已经做了一款，感觉面积有些大，psr有些勉强，输出电容最小值未达到目标。

请有经验的大神给评评，这个要求算啥难度呢？感觉市面上这根本不算啥呀，可是找文章做设计的时候却很难找到适合的。

我看过了很多文章，感觉可用的太少了。可能是我对一些文章的理解不到位吧，还请大侠们分享下可靠的设计文章。

作者: Kevin_Yang 时间: 2016-1-6 17:43
很不错，这个LDO的PSR有些挑战，其他的还好

作者: limaoze39520 时间: 2016-1-6 20:40
回复 2# Kevin_Yang

是的，我也觉得PSR很不好弄，对PSR的分析也不够确切。结合所有的条件感觉到，能用的方案太少了。不知确实是这样吗？

作者: pingpang0705 时间: 2016-1-7 00:00
标题: 标题
回复 3# limaoze39520 我也在做一个capless Ldo负载45ma,电池供电，输出3.3v，输出电容40p,也要求1M处-40dB，我只能做到100k -40dB，1M地方实在做不到,你是用哪种架构做的？

作者: qiwentuo 时间: 2016-1-7 10:24
输入低于3.3v，输出多少？大管用nmos的话PSR会好很多的

作者: semico_ljj 时间: 2016-1-7 12:51
PSRR不算很难

作者: pingpang0705 时间: 2016-1-7 13:15
回复 6# semico_ljj
你好，你有什么能提高高频处PSRR的方法吗？我现在也在做一个Capless LDO ，输出3.5-4.2，输出3.3，输出电容40P，负载最大45mA，要求1K-1M范围内，PSRR在40dB以上。

作者: mikeppq 时间: 2016-1-7 15:53
回复 6# semico_ljj

在全负载电流范围

作者: limaoze39520 时间: 2016-1-7 21:29
回复 4# pingpang0705

我的设计要求跟你的却别挺大的，我PSR也不是所有条件下都可以满足。EA是带本地共模电阻的AB-OTA，不要buffer,但在EA输出加二极管链接的sense pMOS和工作在线性去的MOS降低EA输出电阻（在保证一定增益的情况下），主极点放在LDO输出端，次极点在EA输出端，用VCCS零点补偿次极点。

作者: limaoze39520 时间: 2016-1-7 21:32
回复 5# qiwentuo

200mV压差呀，NMOS不行吧。

作者: limaoze39520 时间: 2016-1-7 21:35
回复 6# semico_ljj

全负载电流，全温度范围，全工艺角，还有变化的输入电压呢，感觉是不可能完成的啊！还望大侠指点。各个影响都不小啊！

作者: limaoze39520 时间: 2016-1-7 21:36
回复 6# semico_ljj

大侠有没有业界实例，参考下。多谢多谢！

作者: a10100903 时间: 2016-6-18 16:35
回复 7# pingpang0705

请问在低频时PSRR怎么提高的，除了增加前级放大器的增益，在电流镜或者器件尺寸方面有什么要求么？本人理论知识不扎实，请楼主指教一下

作者: dscd1900 时间: 2016-6-18 23:02
提高psr，必须把ea增益做大，目的是减小输出电阻，再考虑一些ripple cancellation的办法，基本上就可以做到了

作者: 周賢仁 时间: 2019-3-5 12:27
回复 1# limaoze39520

666666666666666666666666666666666666666666666666666666666666666666666666666666

作者: xdxcy 时间: 2019-3-10 15:12
回复 12# limaoze39520

楼主，你的这款芯片最后采取的什么架构？后面有类似资料或者实例参考吗？我最近也要做一个高PSRR的，目前还没有太多思路，求分享，谢谢！！

作者: SHAOJIHUA1234@1 时间: 2019-5-8 17:20
学习中

作者: 孙之策 时间: 2019-5-13 10:22
不好做吧。市面上也不算常见吧。我做过一个，勉强能达到。

作者: mycelldevice 时间: 2019-5-13 10:41
别只是索取没有付出啊，楼主的意思呢

作者: namegebiya 时间: 2019-5-30 16:04
谁能说一下如何提高psr

作者: chenximing 时间: 2020-4-9 23:05

pingpang0705 发表于 2016-1-7 00:00
回复 3# limaoze39520 我也在做一个capless Ldo负载45ma,电池供电，输出3.3v，输出电容40p,也要求1M处-40dB ...

你的是capless LDO,他的是片外大电容的。你的肯定不现实的。

作者: pingpang0705 时间: 2020-7-28 09:48
嗯，后面做出来了。

作者: elovu5256 时间: 2020-8-28 00:13
标题: nullnull
本帖最后由 elovu5256 于 2020-8-29 08:25 编辑

nullnull

作者: elovu5256 时间: 2020-8-28 00:16

Kevin_Yang 发表于 2016-1-6 17:43
很不错，这个LDO的PSR有些挑战，其他的还好

大神可以帮忙分析一下下面这个LDO的环路吗，谢谢啦

，这个LDO输出还会挂1uF电容。

( , 下载次数: 73 )

作者: Kevin_Yang 时间: 2020-8-28 10:21

elovu5256 发表于 2020-8-28 00:16
大神可以帮忙分析一下下面这个LDO的环路吗，谢谢啦，这个LDO输出还会挂1uF电容。

这个结构，EA应该是一个单级运放，和MP2 MN6的第二级，加上功率NMOS输出级，稳定性是通过C1 R1 R2 MP4的负载跟随动态miller补偿实现的, 以上是基本结构；这个电路比较巧妙的地方是 MP1 MN1 MN2 MP3构成的一个并行第二级通路，作用大概有二：第一通过MP3的 source follow降低原第二级的输出阻抗；第二是通过MN7当输出电压上跳变时给一个快速放电通道，防止输出电压上升太高；
稳定性，light load时，vload反应的跟随零点电阻较大，零点较低，此时输出级 EA输出级和这个较低零点保证稳定性；heavy load时，输出级极点推出较远，Vload反应的跟随零点电阻较小，产生的零点也较远，此时希望EA的输出极点为主极点并且带宽内就EA这么一个极点，NMOS的gate极点被miller效应推出较远，在light load到heavy load过程中，找出 worst case，修调跟谁零点电阻Mp4 R2 和 R1即可；
也只是简单分析一下，当个参考即可。

作者: elovu5256 时间: 2020-8-28 15:32

Kevin_Yang 发表于 2020-8-28 10:21
这个结构，EA应该是一个单级运放，和MP2 MN6的第二级，加上功率NMOS输出级，稳定性是通过C1 R1 R2 MP4的 ...

我对跟随零点不是很理解，可以详细解释一下吗，谢谢

作者: 阿圆 时间: 2020-12-1 19:14
请问在电压在vin<3.3V是怎么做到LDO跟随输出的呢？

作者: pingpang0705 时间: 2021-2-9 11:52

a10100903 发表于 2016-6-18 16:35
回复 7# pingpang0705

提高环路的低频增益就可以改善低频的PSRR

作者: acocacol 时间: 2021-2-10 09:42
看起来要求还好吧，psrr看看是哪个频率区间不达标再说

作者: 白山茶 时间: 2023-7-27 15:33
没有功耗要求怎么确定的支路电流大小呢？

作者: i0977454522 时间: 2024-6-26 11:09
thansk

作者: chf1 时间: 2024-8-19 18:11

pingpang0705 发表于 2020-7-28 09:48
嗯，后面做出来了。

求问一下什么结构能cover30uA-100mA呀

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