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标题: 【征文】基于FPGA的图像缩放处理。 [打印本页]

作者: huakaimanlin 时间: 2015-3-26 09:53
标题: 【征文】基于FPGA的图像缩放处理。
本帖最后由 huakaimanlin 于 2015-3-26 09:58 编辑

系统框图

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功能描述

这是某个项目的一个前期原型开发，当然最终产品实现的不是这个功能。原型开发的时候验证了ALtera VIP的使用。输入由摄像头接口输入BT.655信号。通过Clocked Video Input将信号转换成Avalon-ST协议，再经过Deinterlacer->Scaler->Frame Buffer->HDMI显示模块。

Scaler在输出图像尺寸变化的时候需要配置。HDMI显示模块需要进行I2C配置。这里都用NIOS去做。

设计感悟

刚开始的时候觉得Altera的VIP太难用，Scaler还搞一个Avalon-ST接口。后来发现这样统一接口其实很好用。整体难度不大，只要用心阅读各个IP的数据手册学会怎样使用IP就OK。

作者: jackzhang 时间: 2015-3-26 14:44
不错，额外奖励200信元

作者: glace12123 时间: 2015-3-26 22:17
表打特权童鞋的脸，人家还在进行基础教学。。。。

作者: 特权fpga 时间: 2015-3-27 12:20
不错哦，谢谢支持

作者: nasirkhanpak25 时间: 2017-7-26 23:32
Http://pan.baidu.com/s/1jGjAhEm

作者: hydra0802 时间: 2021-8-19 00:39
OK，继续看一下。

作者: wangque1020 时间: 2022-5-17 15:14
这个架构图的缺陷是scalar放到frame buffer前dram的带宽比放到dram后带宽要大，BT656是隔行扫描，去隔行是直接用相邻行填充的还是插值的没有体现。

作者: jarvis_min 时间: 2022-7-9 19:58
厉害厉害

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