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标题: sigma delta ADC 的死区（dead zone）问题 [打印本页]

作者: xiwanghebe 时间: 2014-5-30 17:23
标题: sigma delta ADC 的死区（dead zone）问题
看到一篇incremental ADC的dither技术里提到sigma delta存在的死区(dead zone)问题，查了好多文章都没找到，哪位能解释下，或者推荐个可以看的~

作者: 朱立平 时间: 2014-5-30 17:59
本帖最后由朱立平于 2014-5-30 20:31 编辑

SDM ADC 根本沒有 dead zone 這種東西這是學術paper的鬼扯又是一樁學術詐騙案 SDM ADC根本不需要dither, thermal noise & flicker noise 本身就是 dither
還有對於SDM 有一個學術界最大的謊言在這裡順便公佈就是variable gain model 本身就是超大型鬼扯只有 linear model才可以相信

作者: jiang330226 时间: 2014-5-31 09:06
回复 2# 朱立平
死区问题是存在的，只是好多人碰不到，我不幸碰到过一次，搞了我好久

作者: xiwanghebe 时间: 2014-6-3 09:25
多谢楼上2位的解答~！！！不过还是想问下这个死区的定义是什么呢？

作者: xiwanghebe 时间: 2014-6-3 09:26
回复 2# 朱立平

多谢您的解答~！！！不过还是想问下这个SD-ADC的死区的定义是什么呢？描述的现象时？

作者: xiwanghebe 时间: 2014-6-3 09:34
回复 3# jiang330226

多谢您的解答~！！！不过还是想问下这个SD-ADC的死区的定义是什么呢？描述的现象时？

作者: 朱立平 时间: 2014-6-3 11:22
本帖最后由朱立平于 2014-6-3 11:53 编辑

回复 6# xiwanghebe

SDM ADC有deadzone 這是我研究SDM十多年第一次聽到也想不到可以幫忙解釋一下 SDM deadzone嗎?

作者: 朱立平 时间: 2014-6-3 11:53
回复 3# jiang330226

SDM ADC有deadzone 這是我研究SDM十多年第一次聽到也想不到可以幫忙解釋一下您遇到的 SDM deadzone 現象嗎?

作者: xiwanghebe 时间: 2014-6-3 19:52
回复 7# 朱立平

我也不懂，問一個朋友說是調製器或者ADC的輸出010101循環。。。。不懂啊，求指導

作者: 朱立平 时间: 2014-6-3 20:35
本帖最后由朱立平于 2014-6-3 20:58 编辑

回复 9# xiwanghebe

那個信號循環似乎就是類似 limit cycle oscillation (會在輸出頻譜產生固定 tone 通常發生在 ideal 數值模擬 DC input 的情形下不斷重複的數值解而且頻率根本與 input DC大小沒有特定關係端看數值解的情況)但是這在 SDM ADC 實際晶片沒有overload的情況下不會發生因為整個晶片到處是random noise根本不可能重複也就不可能產生 limit cycle oscillation

作者: jiang330226 时间: 2014-6-3 21:06
标题: 标题
回复 10# 朱立平
如果噪声很小的话呢，offset也很小，此时会发生一件事情，那就是随着输入短接，精度很高，类似0101，但是不是完全，略增大输入，此时精度会变差，体现在频谱中有tone, 输出体现为有谐波，再增大输入，精度恢复正常，这里就发生了死区现象

作者: 朱立平 时间: 2014-6-3 22:43
回复 11# jiang330226

這個叫 limit cycle oscillation 不叫 deadzone

作者: jiang330226 时间: 2014-6-4 06:48
回复 12# 朱立平
超高精度的地方怎么说，也是振荡?要知道这时候改变信号是对输出没有任何影响的，不是死区？

作者: 朱立平 时间: 2014-6-4 07:41
本帖最后由朱立平于 2014-6-4 08:14 编辑

回复 13# jiang330226

那是你設計的問題設計上就要避開你說的deadzone就是limit cycle oscillation 你做到幾bit? 24bit? noise level 幾個 uV? 你們是哪一家公司啊? noise level主要來源應該是SDM ADC前面的PGA吧我以前親手設計的 24bits ADC也沒你說的現象啊. 你們設計上有瑕疵

作者: jiang330226 时间: 2014-6-4 09:53
回复 14# 朱立平
这个本来就是由于增益过低引起的问题，教科书上也写了是由于增益低引起的客观存在的，别人研究的成果被你一句学术骗局就否定了，你可太强大了

作者: jiang330226 时间: 2014-6-4 09:57
回复 14# 朱立平
dead zone是dead zone, pattern noise是pattern noise, 两个问题表现的现象是不同的

作者: 朱立平 时间: 2014-6-4 11:02
本帖最后由朱立平于 2014-6-4 11:07 编辑

回复朱立平
这个本来就是由于增益过低引起的问题，教科书上也写了是由于增益低引起的客观存在的，别 ...
jiang330226 发表于 2014-6-4 09:53

登录/注册后可看大图

你是說哪一個問題學術上很多騙局是真的教課書也是很多有錯你不相信等你練十年後再來驗證不然你用paper去搞吧有什麼問題你自己搞不要來問我

作者: 朱立平 时间: 2014-6-4 11:06
回复 16# jiang330226

好你說deadzone就deadzone好了大家高興就好有問題不要找我

作者: 朱立平 时间: 2014-6-4 11:09
本帖最后由朱立平于 2014-6-4 11:23 编辑

回复 15# jiang330226

paper裡面有多少地雷你們知道嗎? 以後你們自己照paper玩

作者: 朱立平 时间: 2014-6-4 14:27
回复 11# jiang330226

未來可能公佈24bit SDM ADC + 24 bit PGA + DSP 設計完整步驟會有百萬人是你的敵手你白努力了

作者: win9401 时间: 2014-6-4 14:43
dead zone是增益低导致的...使得输出没有变化。。

作者: kwankwaner 时间: 2014-6-4 16:59
回复 20# 朱立平

怎么公布？在哪公布？

作者: 朱立平 时间: 2014-6-4 17:04
本帖最后由朱立平于 2014-6-5 06:58 编辑

回复 22# kwankwaner

就在這裡擇期公佈只是幾個檔案而已目前還沒時間開始著手寫看完馬上上手設計SDM包你行雲流水

作者: win9401 时间: 2014-6-4 19:34
回复 23# 朱立平

好厉害的样子。。。求看。。

作者: jiang330226 时间: 2014-6-4 19:40
回复 20# 朱立平
欢迎欢迎，我也想看看做了10几年的写的高深的东西

作者: Kink0307 时间: 2014-6-4 20:31
那ADI的richard schreier也是忽悠人的咯

作者: 朱立平 时间: 2014-6-4 21:56
回复 26# Kink0307

ADI 決不騙人只是在重點上會輕描淡寫但是我都用力看出來

作者: 朱立平 时间: 2014-6-5 06:59
回复 24# win9401

還沒開始寫等我寫好

作者: kwankwaner 时间: 2014-6-5 09:39
回复 23# 朱立平

翘首期盼啊

作者: kwankwaner 时间: 2014-6-5 09:40
回复 27# 朱立平

比如哪些地方，不如指点一二？

作者: 朱立平 时间: 2014-6-5 10:29
本帖最后由朱立平于 2014-6-5 10:35 编辑

回复 29# kwankwaner

我公佈的東西都是經過量產 silicon proven 的設計市場考驗過的東西這個IP行情價是 1800萬新台幣但是我是公佈設計方法而不是IP本身

作者: 朱立平 时间: 2014-6-5 10:43
回复 30# kwankwaner

請用力看ADI的東西他有些地方會避重就輕輕描淡寫帶過那就是重點所在請用力想出來文字背後的意義

作者: kuohsi 时间: 2014-6-5 10:49
limit cycle还是存在，只是遇到的机会少，但不代表没有，
尤其在某些DC输入会出现，只是每颗IC都不一样，所以很难发现。

作者: 朱立平 时间: 2014-6-5 11:06
回复 33# kuohsi

理論上會存在數值分析就可以明確看到但是實際測量會灌sine wave or pure DC 但是 sine wave, pure DC 其實對ADC而言輸入amplitude常常是無理數(not p/q)
因為實數軸上無理數數目遠大於有理數數目以機率而言 amplitude 會是無理數居多
所以很難看到

作者: xiwanghebe 时间: 2014-6-6 16:05
回复 21# win9401

有没有详细的例子或者图文说明？谢谢啦

作者: win9401 时间: 2014-6-6 21:57
回复 35# xiwanghebe

唔。。比如一个积分器增益有限，会导致泄漏。。sigma-delta一个输入u很小（小是关键），以一阶结构为例，输出就会是一个正负正负的序列，这样一直循环。。其实实际中不会出现这样，，设计时会保证积分器增益足够大的。。

作者: xiwanghebe 时间: 2014-6-7 17:07
回复 36# win9401

如果这个输入非常小，应该是调制器的输出会是“正负正负正负……”吧？后面经过数字抽取滤波 ADC的输出难道不都是0吗？还是010101？

作者: 朱立平 时间: 2014-6-7 17:20
本帖最后由朱立平于 2014-6-7 17:21 编辑

回复 37# xiwanghebe

這種高解析ADC都會先經過數值模擬 OP gain以及各種類比參數 OP基本款都要弄到 DC gain = 100dB ~ 90dB

作者: win9401 时间: 2014-6-7 19:31
回复 37# xiwanghebe

是啊。是0.这举得的例子是0左右的dead zone的意思。。每个数有自己的dead zone

作者: win9401 时间: 2014-6-7 19:32
回复 38# 朱立平

请问工业上一般运放单位增益带宽多少M，一般都是百M以上么。。

作者: 朱立平 时间: 2014-6-7 21:09
本帖最后由朱立平于 2014-6-7 21:16 编辑

回复 40# win9401

This question dependents on how many bits you need to setting.
first open loop BW * close loop time constant = 1
=> 1 time constant = 1.5 bit (since log2(exp) ~ 1.5)
=> OP operation time = slewing rate time + linear setting time

1. We can approximate the maximum slewing rate time = VDD*C/I
2. If we want to settling to 24 bits (ideal case)
   then 24 bits / 1.5bit = 16 => We need 16 close loop time constants
   But consider the process variation I suggest that you can take 1 time constant for settling 1 bit.
   Then the answer will be 24 close loop time constants to settling 24 bits for linear setting time.

   =>That means to settling N bits we need N close loop time constants+VDD*C/I.

   Give you a thumb of rule: Open loop OP BW = 8~10 Fs

作者: ralphtw 时间: 2014-6-27 16:23
who is right ?!

作者: lostmj 时间: 2014-8-21 10:11
学习学习~~~可是还没有结果。。。

作者: lishiliang 时间: 2015-4-15 20:05
说好的“包你设计SDM ADC行云流水”呢？？？
怪蜀黍就是喜欢骗人。。。。

作者: alfredchn 时间: 2015-4-17 16:26
回复 42# ralphtw

Give you a thumb of rule: Open loop OP BW = 8~10 Fs

这个和前面的推论是否有点不符合？

24bit ADC = 24 time constants = 24/open loop OP BW

If open loop OP BW = 10Fs, then

24/10Fs=2.4Ts, OP的稳定时间大于时钟周期？？？

作者: mixasic 时间: 2015-4-18 11:38
回复 10# 朱立平

这个与的dead zone有关吗？？？？

作者: mixasic 时间: 2015-4-18 12:00
回复 1# xiwanghebe

There is a book named "Understanding Delta-Sigma Data Converters"

作者: mixasic 时间: 2015-4-18 12:08
There is a book named "Understanding Delta-Sigma Data Converters"

go on

作者: mixasic 时间: 2015-4-18 12:17
回复 15# jiang330226

顶10000下

作者: mixasic 时间: 2015-4-18 12:24
回复 23# 朱立平

期待您的大作，此帖我收藏！

作者: ksg12 时间: 2015-7-1 10:39
关于OPAMP gbw, 8~10 Fs 稍微有点大，这根精度有关系了，本人常用6~8；
死区确实是存在的，公司的图片不能放上了，不然一眼就看懂了。就是设计的一些非理想因素导致输出与输入失联。

作者: 铀仔 时间: 2018-12-21 15:07
回复 23# 朱立平

马上2019年了哦

作者: besarkecil 时间: 2019-1-27 15:25
回复 1# xiwanghebe

Thanks for sharing

作者: bayvoice 时间: 2019-1-31 08:48
1.5bit for one tau
or
1 bit for 0.7tau
==================
24bit is about 17tau

作者: bayvoice 时间: 2019-1-31 09:02
24bit is about 17tau + 1.4tau = 18.4au

1.5bit for one tau
or
1 bit for 0.7tau
==================
24bit is about 17tau
bayvoice 发表于 2019-1-31 08:48

登录/注册后可看大图

作者: doctorjyb 时间: 2019-3-14 15:50
good question

作者: hehuachangkai 时间: 2020-1-20 22:51
你们这样不好

作者: jeffej 时间: 2020-3-23 11:13
hope to learn from you SD ADC master ~!!

作者: 幻城 时间: 2020-5-26 12:31
2020年05月26日打卡

作者: limpidyou 时间: 2020-11-25 13:35
any update?~

作者: liukaifu 时间: 2021-5-6 22:21
2021.5.6打卡

作者: ztstg2018 时间: 2021-12-25 22:14
2021-12-25打卡

作者: hfxinhuo 时间: 2022-1-7 15:53

铀仔发表于 2018-12-21 15:07
回复 23# 朱立平

马上2019年了哦

已经2022年了

作者: 630551207 时间: 2022-2-21 10:36
打卡打卡

作者: waterkingdom 时间: 2022-2-22 11:38
打卡打卡

作者: wandola 时间: 2022-2-22 17:51
那哥们可能早就被mtk开除了吧

作者: 东北烤面筋 时间: 2022-7-11 11:08
2022年了，朱哥你的大作呢，想学习一下

作者: kiteinsky 时间: 2022-7-11 12:00
打卡打卡！

作者: Yu-Ming 时间: 2023-4-10 17:51
大作也不更新了，SMD小白很期待

作者: killion1997 时间: 2023-5-18 18:19

朱立平发表于 2014-6-3 20:35
回复 9# xiwanghebe

我感觉这位先生说的应该是idle tone问题，对于MOD1而言，当调制器的输入为直流信号，且其幅值为有理数时，输出为周期序列，且该周期序列的周期与幅值与输入信号幅值相关。在understanding delta-sigma data converters第二版里有描述(第一版貌似也有)。这位先生提出idle tone在实际的ADC设计中不考虑，我感觉挺有道理的，其论述一为实际应用中输入信号基本是无理数，二是电路中存在很多噪声，这些噪声对tones有抑制作用。

但楼主询问的是死区的问题。在上述文献中有用MOD1举例，对于MOD1而言，当调制器输入信号幅值|u|<1/(2A)时，其中A为积分器放大倍数，输出恒为0。因此当积分器放大倍数过低时，会导致u=0附近产生死区。文中还表述了死区还存在于u=所有有理数值的附近，但范围都没有u=0处的死区大，该表述没有证明。在增量型delta sigma adc的设计中，死区应该是需要考虑的问题之一

作者: killion1997 时间: 2023-5-18 19:07

killion1997 发表于 2023-5-18 18:19
我感觉这位先生说的应该是idle tone问题，对于MOD1而言，当调制器的输入为直流信号，且其幅值为有 ...

修改一下上述对死区的描述，对于MOD1而言，当调制器输入信号幅值|u|<1/(2A)时，其中A为积分器放大倍数，输出为1，-1，1，-1不停重复下去，平均值恒为0。

作者: gday1mate 时间: 2023-8-30 10:27
本帖最后由 gday1mate 于 2023-8-30 10:54 编辑

killion1997 发表于 2023-5-18 18:19
我感觉这位先生说的应该是idle tone问题，对于MOD1而言，当调制器的输入为直流信号，且其幅值为有 ...

感谢前辈，理解了许多！

作者: tanhn 时间: 2023-9-12 17:32

killion1997 发表于 2023-5-18 19:07
修改一下上述对死区的描述，对于MOD1而言，当调制器输入信号幅值|u|

你好，我看了understanding那本书上关于deadzone的推导，但是有个疑问，他在推导过程中将积分器输出处的误差（我理解为量化误差）等效到积分器的输入，但是输入处的微小信号不是会一直在积分器累计吗，而输出处的yoff如果绝对值不超过yn就不会改变量化器最终输出也不会累计，这个等效是合理的吗？ ( , 下载次数: 28 )

作者: strikebone 时间: 2024-7-22 17:00

tanhn 发表于 2023-9-12 17:32
你好，我看了understanding那本书上关于deadzone的推导，但是有个疑问，他在推导过程中将积分器输出处的 ...

请问您解决了吗？我最近在看Understanding也有着这样的疑问

作者: 一叶天 时间: 2024-7-24 10:48

jiang330226 发表于 2014-5-31 09:06
回复 2# 朱立平
死区问题是存在的，只是好多人碰不到，我不幸碰到过一次，搞了我好久 ...

请问楼主是怎么解决的，我现在也碰到了这个问题，找了好久没解决

作者: 围攻坦克 时间: 2024-7-24 12:15
understanding of delta sima ADC这本书里面好像详细讨论了这个问题吧

作者: 下场噗噗雨 时间: 2024-10-18 23:01
24年了朱大哥真10年了

作者: haier822 时间: 2024-10-23 19:25

ksg12 发表于 2015-7-1 10:39
关于OPAMP gbw, 8~10 Fs 稍微有点大，这根精度有关系了，本人常用6~8；
死区确实是存在的，公司的图片不能 ...

Hi ksg12, 您好，我们当前项目中电压测试上面，在adc bitstream 占空比50%的地方, 也遇到了dead zone问题，请问要考虑哪些非理想因素，你们后面是如何解决的？麻烦您给些意见，谢谢了。

作者: ksg12 时间: 2024-10-25 21:20

haier822 发表于 2024-10-23 19:25
Hi ksg12, 您好，我们当前项目中电压测试上面，在adc bitstream 占空比50%的地方, 也遇到了dead zone问题 ...

问题很相似，当时我们的测试是过零存在死区，MOD是五阶的，第一级增益>80dB, 优化了参考电压和反馈码流，问题解决。

作者: haier822 时间: 2024-10-26 14:19

ksg12 发表于 2024-10-25 21:20
问题很相似，当时我们的测试是过零存在死区，MOD是五阶的，第一级增益>80dB, 优化了参考电压和反馈码流， ...

谢谢您的回复。再请教下，您提到的优化参考电压，指的是优化参考电压的噪声，还是调整参考电压？优化反馈码流，具体如何理解？

作者: 牛利尔 时间: 2025-5-20 20:56

tanhn 发表于 2023-9-12 17:32
你好，我看了understanding那本书上关于deadzone的推导，但是有个疑问，他在推导过程中将积分器输出处的 ...

首先要确定积分器会一直对DC信号积分这个问题的根本原因是积分器的DC增益为无穷大，所以只要给一个阶跃信号，那么系统时域输出就会越来越大。可是现在呢，因为构成积分器的放大器的增益非无穷大，导致了积分器的极点并不在z=1处了，因此其低频增益就不是无穷大，这也就意味着在时域中，给这样一个有泄漏的积分器一个阶跃信号，其输出不会随时间变到无穷大。

作者: 牛利尔 时间: 2025-5-20 21:17
1、纯粹的limitcycle是指对于理想SDM，在分数输入的情况下，输出码流会有周期重复，就相当于在频谱中引入了谐波。
2、而deadzone是指（假设输入为0）由于积分器中放大器的增益非无穷，导致积分器的DC增益非无穷，导致在量化器处的offset等效到第一个积分器的输入时，不为0（假设为offset_2）！而因为在量化器处的offset没有影响量化器的判断，因此量化器输出仍为01010101......。也就是说offset_2可以完全等效到系统输入上（反正量化器的输出没变）。deadzone最终的表现是系统对于小的输入分辨不出来（做不到无穷精准的分辨率）。
3、如果积分器的DC增益无穷大，那么Limitcycle确实只会正正好出现在分数输入的幅度时。而如果积分器中放大器的增益非无穷大，进而导致积分器的DC增益非无穷大，进而导致系统的分辨率非无穷大，此时系统就会把输入的有理数周围的无理数也看作是这个有理数，也即恶化了limitcylce。（书P59）
上面基本都是书上说的。不过我的好奇是当积分器DC增益无穷大时，为啥是把有理数周围的无理数归并到有理数上，进而恶化limtcycle，而不是把该有理数归并到周围任意一个无理数上，进而都不会产生limitcylce

作者: Aaroncjz 时间: 2025-6-26 18:17

牛利尔发表于 2025-5-20 21:17
1、纯粹的limitcycle是指对于理想SDM，在分数输入的情况下，输出码流会有周期重复，就相当于在频谱中引入了 ...

“为啥是把有理数周围的无理数归并到有理数上，进而恶化limtcycle，而不是把该有理数归并到周围任意一个无理数上，进而都不会产生limitcylce”
刚好我也在看，有没有可能是系统没法分辨这么小一个量，导致本来应该没有周期循环的一个010110011...（无周期无限长）的一个bit流变成了有周期的一个bit流，因为没法分辨那一点offset。

一个本来该是非周期的系统，表现出周期行为了。对应把无理数归并到有理数上。

作者: 牛利尔 时间: 2025-6-28 17:17

Aaroncjz 发表于 2025-6-26 18:17
“为啥是把有理数周围的无理数归并到有理数上，进而恶化limtcycle，而不是把该有理数归并到周围任意一个 ...

朋友你这个是把文中的话又用自己的话解释了一遍，在数轴上，有理数的概率很小的。那为啥不是“一个本来该是周期的系统，表现出非周期行为”呢？这么一来有理数就归并到无理数上去了

作者: Aaroncjz 时间: 2025-7-1 15:56
本帖最后由 Aaroncjz 于 2025-7-1 16:21 编辑

牛利尔发表于 2025-6-28 17:17
朋友你这个是把文中的话又用自己的话解释了一遍，在数轴上，有理数的概率很小的。那为啥不是“一个本来该 ...

我在想一个问题，假设一个有理数原本输出应该为00001 00001 00001循环的时候，现在在输入改变一个微小量（yoff），让这个有理数->附近的一个无理数，但是这个offset跟书中描述的一样，无法影响到输出的结果（结果仍然为00001 00001 00001循环），是否可以理解为“附近无理数归并到有理数上”？

对应书中描述死区这一小节最后一部分：“有限放大器增益的另一个结果与极限环有关.......输入足够小的偏移只会导致积分器状态的小变化，输出模式不会发生变化（no change occurs in the output pattern），这是有害的影响....”

作者: StarryZeng 时间: 2025-7-8 14:17

jiang330226 发表于 2014-5-31 09:06
回复 2# 朱立平
死区问题是存在的，只是好多人碰不到，我不幸碰到过一次，搞了我好久 ...

请问最后你是怎么解决的呢？

作者: QMC 时间: 2025-7-30 14:56
根据我的理解，死区是由运放的增益不是无穷大导致的，运放的增益不是无穷大进而导致积分器在极小输入的情况下无法实现积分

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