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标题: systemverilog验证覆盖率问题 [打印本页]

作者: htj844575037 时间: 2014-3-4 09:18
标题: systemverilog验证覆盖率问题
求助各位，我在modelsim收集功能覆盖率的时候遇到比较奇怪的问题：我的covergroup中只收集packet中一个信号，且该信号是定义为单bit的，正常情况下覆盖率不是50%就是100%，但是我发现结果是25%，及收集的覆盖率是正常覆盖率的一半，还请懂得大牛讲解一下。

作者: 曦玄 时间: 2014-3-4 18:47
楼主怎么学的systemverilog，能赞助鄙人您的学习资料吗？qq1143428977，不胜感激！

作者: htj844575037 时间: 2014-3-5 22:22
回复 2# 曦玄
其实我也不是特别懂，就是公司项目需要，然后就一直看那本绿皮书，再看看网上别人写的验证平台，逐渐的有了一定的了解。论坛里别人分享的资料不少，能搜出好多来

作者: acgoal 时间: 2014-3-6 07:54
最好贴出你写的coverpoint和bins，否则很难说。

作者: hncaohui168 时间: 2014-5-23 23:41
回复 1# htj844575037

这个应该是你定义的那bit信号可能定义成了四态了，0,1，X,Z所以覆盖率就有25%，50%，75%，100%四种

作者: tangchaodefeng 时间: 2014-5-25 09:27
回复 3# htj844575037

楼主，你说的绿皮书叫什么名字啊？谢谢啦！

作者: zrzf23 时间: 2014-8-24 09:34

作者: myCollins 时间: 2014-8-26 21:30
学习了。。

作者: H_Q_1977 时间: 2015-5-13 15:03
绿皮书哪本啊？我是初学者

作者: tiennguyen 时间: 2018-12-6 23:35
thanks

作者: qwe892796787 时间: 2018-12-11 10:49
同为绿皮书叫啥

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