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标题: floating gate [打印本页]

作者: lovelsnow 时间: 2014-1-15 09:23
标题: floating gate
(, 下载次数: 135 ) 用TSMC90nm的工艺搭了一个与非门，做DRC检查，IP的没有问题，用fullchip检查时,结果出现了“it is prohibited for floating gate if the effective source/drain is not connected together"的错误。

这个错误我实在无法理解，电路明明是没有任何问题的。求大神答疑

作者: tuohong 时间: 2014-1-15 09:46
不明白啥叫“IP的没问题”和“fullchip检查”的含义，是不是人家command file已经智能到如果你run fullchip，gate没有接到pad就算悬浮啊？我瞎猜的。

作者: xxmule 时间: 2014-1-15 09:56
电路图是啥样？

作者: motofatfat 时间: 2014-1-15 10:12
是不是人家command file已经智能到如果你run fullchip，gate没有接到pad就算悬浮啊？我瞎猜的。
同意這樣的說法

作者: lovelsnow 时间: 2014-1-15 10:31
回复 2# tuohong

就是DRC检查的时候，如果把fullchip选项关掉，那么DRC就能过，但是把fullchip 选项打开就过不了。规则文件里是当fullchip 选项打开的时候才会检查floating gate 的问题。

难道是加了PAD就好了？

作者: lovelsnow 时间: 2014-1-15 10:32
回复 3# xxmule

电路图就是贴的那张图的样子啊

作者: xxmule 时间: 2014-1-15 10:37
就那样当然过不了，都是浮空的

作者: lovelsnow 时间: 2014-1-15 10:43
回复 4# motofatfat

(, 下载次数: 121 )
这是关于这个floating gate的说明，按照给出的Floating Gate 的说明，前两种是可能的floating gate。第一种不可能，因为有contact；第二种OD，STRAP和PAD应该是或的关系。我这个与非门报floating gate的有三个地方，就是除了右上角GATE和OD重合的部分没有报，其他的三个都报了。

作者: lovelsnow 时间: 2014-1-15 10:44
回复 7# xxmule

那就是做fullchip的DRC检查，PAD是必须的？

作者: xxmule 时间: 2014-1-15 10:45
我没说pad是必须的，我不知道你的电路图的连接关系

作者: tuohong 时间: 2014-1-15 10:52
看rule就是这个意思，如果做整体验证，需要gate避免rule上定义的floating gate，你前面的逻辑门肯定符合float gate的定义了。你可以试试按照rule的方法避免掉floating gate，例如加pad或者strap，应该就没有这个错了。

作者: lovelsnow 时间: 2014-1-15 11:00
回复 11# tuohong

应该是这么个意思了，谢谢

作者: le_levi 时间: 2014-1-15 11:06
楼主，没懂design rule意思，IC中gate不可能floating的，切记！！

作者: ralinkok 时间: 2014-1-16 11:36
run whole chip需要將fullchip這個選項打開
fullchip會check sealring , floating gate 等rule
DRC rule是不允許gate floating的
若確定此gate沒有功能
那應該將此gate tie to power or ground
去避免這個錯誤

作者: fenger2038 时间: 2014-1-23 16:33
在LAYOUT中GATE的电位是不允许FLOATING的。如果FLOATING在工作的时候可能通过信号耦合到GATE而开启MOS造成误操作。使得电路功能发生变化。一般如果遇到FLOATING GATE 时要好好检查电路和LAYOUT是否一致，如果确认电路上面就是foating gate 需要向designer 提出。。。

作者: neverryb 时间: 2014-2-2 17:33
回复 13# le_levi

但是在一些foundry提供的STD library 中STD的filler中的gate是floating的~~~（例如SMIC 40LL），但是这些floating的gate即使不在drc中报出来，通常也会在LVS中的ERC RESULT中报（报的大概意思是有一些gate即没接Power，也没接ground）

作者: vincentlu 时间: 2014-2-3 13:49
这个做flash的吧

作者: duke_wang 时间: 2014-4-19 18:18
mos的gate floating是会抓error的

作者: max_max 时间: 2014-4-24 20:53
规则说的很清楚，要么接PAD,要么接OD,你接了啥。

作者: liyanwei106 时间: 2014-6-18 09:36
回复 1# lovelsnow 楼主能告诉我你这个与非门是怎么画的吗？谢谢还有你的错误是怎样修改的那？

作者: ymadhubabu 时间: 2014-6-18 14:50
thnk u

作者: 璞光 时间: 2014-6-24 11:32
学习了。。我也碰到过这种问题

作者: prada520 时间: 2018-3-29 17:53
謝謝分享thx
謝謝分享thx

作者: CMOS_IC 时间: 2018-9-12 18:17
IC的Chip设计中是不能够有Floating Gate，IP以及Stdcell中有Floating gate是因为有控制信号接出去，在Chip里面就不是Floating的啦。

作者: bongo 时间: 2020-7-25 02:55
I got same problem today, glad to see I am not alone on this planet

作者: duanzy 时间: 2020-7-27 13:29
底层为啥要做fullchip检查？只做cell检查就行了啊
另外，你 A B Z 接到哪里？电源地在drc里面添加了么？
你都没有给 A B Z一个定义肯定出现floating gate啊

作者: pihc_mj 时间: 2020-10-20 23:36
请问如何设置fullchip检查和cell检查，非常感谢

作者: haoren007 时间: 2022-10-15 11:14

neverryb 发表于 2014-2-2 17:33
回复 13# le_levi

那些Filler的gate并不是悬浮的，一般pmos的栅端接nmos的漏端，nmos的栅端接pmos的漏端

作者: ringYY 时间: 2024-1-19 10:36
楼主，请问最后问题是怎么解决的呢？我现在遇到了一样的问题，我感觉没悬空啊

作者: 卡卡子 时间: 2024-1-19 17:37
从std cell层面来说，属于cell级别，一般都会在LVS 的deck里面关掉chip 级别的检查option

作者: 白夜之痕 时间: 2024-11-15 19:42

lovelsnow 发表于 2014-1-15 10:43
回复 4# motofatfat

你好，请问这个design rule文件可以分享一下吗，我的工艺库里面没有design rule文件

作者: 15538775915 时间: 2025-3-1 20:39

ringYY 发表于 2024-1-19 10:36
楼主，请问最后问题是怎么解决的呢？我现在遇到了一样的问题，我感觉没悬空啊 ...

请问您解决了吗我也遇到了这个问题

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