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标题: 12b 500M adc研发中，欢迎留下你的宝贵意见，一起讨论 [打印本页]

作者: adccoltd 时间: 2013-8-20 16:01
标题: 12b 500M adc研发中，欢迎留下你的宝贵意见，一起讨论
本帖最后由 adccoltd 于 2013-8-21 17:29 编辑

目标是做成商用，功耗控制在40mw以下，130nm实现，不知这个市场怎么样？
有时间会上来和大家请教和分享一些电路，大概思路是线性误差用calibration，非线性误差不做处理，靠降低级间摆幅来抑制，运放用普通五管结构，模拟设计部分主要考虑噪声和非线性，由于sha引入的非线性很大，计划做shaless，正在做第一级mdac，3bit，很多问题边做边想，但愿顺利。

作者: jiang_shuguo 时间: 2013-8-20 16:14
最好给个时间表

作者: adccoltd 时间: 2013-8-20 18:31
时间表很难给，因为是第一次做这个，可能遇到的困难不太好估计，三个月内吧

作者: fuyibin 时间: 2013-8-20 21:01
三个月？schematic or chip？有 reference design还是有这方面的经验积累？白手起家的话没有一两年似乎难以搞定。mdac 3bit, opamp我猜快到10GHz了，.13um工艺能做到？500M sample rate 不做SH能行么？这些都是需要考虑的问题，先把要做的产品的性能，架构，工艺等问题考虑清楚，再开始做design,免得走弯路

作者: zhongbo1127 时间: 2013-8-20 21:28
楼上的好像很激动

作者: bananawolf 时间: 2013-8-20 21:46
祝楼主好运，有进展上来和大家分享分享好吗。

作者: adccoltd 时间: 2013-8-20 21:52
回三楼，很多问题还没来得及细想，比如你说的参考电压，不知道能否用射随器，三个月是瞎说的，但把第一级做好，后面十级可以用相同的电路，先拿理想参考来做，问题一个个解决，估计有不少需要向你请教。

计划是五百兆，但不敢保证，因为发现第一级的比较器加门电路的延迟已经占据了运放不少的时间，不过第一级可以采用小采样相+大放大相的方式，但可能会需要输入1g时钟来分频，但如果作为商用通用芯片可能不妥，请问有好的办法吗

作者: sumig 时间: 2013-8-20 22:18
首先，怒赞楼主的决心。看上去楼主是想用后台校准或者前台校准的方法来放宽对线性误差源的要求，直观上用两个250MSPS的ADC时域交织设计难度可能会小些，然后OPAMP级间或者通道间复用、或者用switch OPAMP技术都可以降低部分功耗，只是简单的校正通道间的offset和gain error应该可以。
楼主可以尝试1bit或者1.2bit冗余，而非0.5bit冗余，这样的话如果不考虑offset，每级的输出就被限制在+/-VREF/2以内了，这对SR和THD都有好处，坏处就是引入了更多的比较器和电容的mismatch，也降低了环路的反馈系数。
如果，校正算法需要注意初始的收敛时间，过长的初始收敛时间在特定应用场景下可能是不被允许的，一个比较直白的方法是首先用粗糙的前台校正，然后再切换到后台校准，不过代价就是硬件成本和设计的复杂性的增加。
此外算法的鲁棒性也是十分重要，也就是说在ADC中出现不可预知的干扰时，算法不能死掉，仍然可以快速恢复。所以很多实验室测试很好的校正算法ADC放到外场试用时就会发现可靠性的问题。
另外就是良好layout布局和供电方案了。
啰嗦了这么多，另外附上几篇文档吧，仅供参考。期待楼主的成果哈~
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作者: adccoltd 时间: 2013-8-20 22:55
本帖最后由 adccoltd 于 2013-8-20 23:09 编辑

谢谢sumig的回复，如果是时间交织，不仅每个通道需要矫正，通道间也需要，这样一是算法太复杂，电路复杂度也大大增加，面积翻两倍，而且一个人精力目前搞不定。

因为用了低增益运放，所以不好说是几点几bit，目前计划输入范围定为1.6 vpp diff，但第一级的冗余只有0.3 vpp diff，这样一是增大反馈系数，有益于速度，二是比较器的offset纠错范围也变大了，用了7个比较器，所以应该是3bit，还有个好处是，那个输入输出折线图，普通2.5bit结构在输入最大和最小时本该输出也摆到vfs，但3bit不会，输出永远在vfs/2，只有比较器偏的时候才会超出这个值。另外vref上的开关也好做些，免掉了bootstrap省下面积，但这么大的ref对后级电路用起来肯定不方便，这个问题目前还没想好

数字矫正的确想做先前台后后台的方式，只是用行为级仿真对输入随机信号和正弦波都可以工作，请问突发状况一般是指什么？

那个iqanalog和alvand真是厉害，希望有天可以去这俩个公司里瞻仰和学习

作者: siruitangguo 时间: 2013-8-21 11:07
希望楼主随时更新进展啊

作者: fuyibin 时间: 2013-8-21 12:52

谢谢sumig的回复，如果是时间交织，不仅每个通道需要矫正，通道间也需要，这样一是算法太复杂，电路复杂度也 ...
adccoltd 发表于 2013-8-20 22:55

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IQanalog 不太熟悉
Alvand好多年前就用过，不过也就凑合吧，SFDR和THD也就70dBc

作者: william_rx 时间: 2013-8-21 13:10
俺对这个很有兴趣，之前也设计过简单的adc，但是对于这种比较复杂的，感觉需要从系统级开始从上到下设计，否则很难。
哪位大牛说说设计流程呢？

作者: adccoltd 时间: 2013-8-21 13:14
回复 11# fuyibin

请问你用的10b还是12b的？测试信号加滤波了么？

作者: fuyibin 时间: 2013-8-21 13:46
回复 13# adccoltd

datasheet上就是这么写的，test report我也看过
10bit 12bit其实差不多，都是一个结构，就是多加2级

作者: sumig 时间: 2013-8-21 14:12
回复 9# adccoltd

每级3bit，这样输出摆幅理想情况下不会满量程，所以值得尝试，只是数字校正部分需要加信号饱和判决。
我所指的不可预知干扰情况有很多，比如某段时间内电源突然有个大的抖动被ADC响应了；再比如某段信号过饱和，ADC后面每级饱和死掉了，算法对这种情况的容忍度怎样；再就是如果长时间送一段DC信号会或者低频小幅度信号，算法如何处理。不过上面的这些问题都是针对ADC自身来讲的，脱离了具体的应用场景可能纯粹去较真也没有什么意义，总是没有最好的算法只有最合适的算法。
IQ-analog的数据转换器的IP指标看上去还是很登峰造极的，不过他们IP买的挺贵的，国内好像华为用过。Alvand已经被IDT收了，现在已经不存在了，不过国内应该有一些公司用过他家IP，有这种机会的公司可以反提一下他们的电路学习下。

另外，楼主如果真要做，建议直接上40nm吧~

作者: sumig 时间: 2013-8-21 14:44
回复 14# fuyibin

确实如fuyibin所说，我也看了下alvand的DTV AFE的指标，ADC THD性能不是特别突出，不过这也和DTV这个应用有关，SFDR/THD可以适当牺牲。顺便附上alvand AFE的两个spec。

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作者: adccoltd 时间: 2013-8-21 15:24

回复 adccoltd

每级3bit，这样输出摆幅理想情况下不会满量程，所以值得尝试，只是数字校正部分需要加信 ...
sumig 发表于 2013-8-21 14:12

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感谢拉风哥的关注！前两年那么羡慕的alvand竟然被收购了，当年还在earth上搜到了他们的公司楼，四方尖顶不高的小建筑.......

iqanalog确实有能人，竟然用cmos做到adi用bipolar才做的出的指标

感觉做adc的公司还是有不少油水的，一旦被收购就后半生无忧了，前提是真有货

40nm真心没机会用，不过我觉得用130验证好再转先进工艺不难，很可能500M定的有点高，尽可能做吧，测出多少是多少，razavi用65nm做到1g，呵呵

作者: adccoltd 时间: 2013-8-21 16:07
目前第一级基本差不多了，但不少问题很头大，比如比较器与主sampling之间的时钟对准问题，真想不出好点子，做完这一级打算先读点paper再继续，目前电流5ma，比较器延时加建立时间大概1ns，可能要改成小采样相加大放大相的方式才能留一些余量，等一下我会发一些仿真结果上来。

时钟对齐的问题也请各位帮忙指点一下，谢谢！

作者: jxjxhwx 时间: 2013-8-21 16:45
提示: 作者被禁止或删除内容自动屏蔽

作者: adccoltd 时间: 2013-8-21 16:52
首先向看官道歉，因为至今为止都是在250Mhz下做的仿真，明天会把时钟提到500M来重新优化，目前看来建立时间有点紧张，所以提高频率要增大放大相的占空比，先发几张图来讨论讨论。
第一张是输入满摆幅斜坡信号，和相应的输出，都是差分相减得到，解释了我前面说到的3bit传输曲线，特点是在full scale输入的情况下，输出都控制的很小，不同于2.5bit。 (, 下载次数: 127 )

作者: adccoltd 时间: 2013-8-21 16:55
第二张是输入小摆幅121M正弦波，保证比较器的值不变，对输出做fft，tran分析加noise，fmax设为100G. (, 下载次数: 127 )

作者: adccoltd 时间: 2013-8-21 16:59
第三张是验证比较器时钟与主采样时钟的对齐效果，输入为121M full scale 正弦波，看输出其实超过200mv的已经偏了，若是输入频率变高肯定变得更差，这点暂时没想到好办法去解决。希望各位可以提供帮助 (, 下载次数: 141 )

作者: adccoltd 时间: 2013-8-21 17:06

LZ在读研？在公司？这是你第一次做项目？你一个人来做所有子模块的设计？是正向设计？
jxjxhwx 发表于 2013-8-21 16:45

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是的，纯正向设计，没有机会接触大公司的反向版图，自己看paper瞎琢磨的，是一个人做，想让老婆学，将来一起创业，她一时还帮不上，之前有普通pipeline的经历，这种是第一次做，问题多多，但大框架的东西都有，希望和大家一起讨论一起进步。

作者: jxjxhwx 时间: 2013-8-21 17:10
提示: 作者被禁止或删除内容自动屏蔽

作者: adccoltd 时间: 2013-8-21 17:15

那祝你早日成功哈。
jxjxhwx 发表于 2013-8-21 17:10

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请多提宝贵意见

作者: jxjxhwx 时间: 2013-8-21 17:22
提示: 作者被禁止或删除内容自动屏蔽

作者: sumig 时间: 2013-8-21 23:45
本帖最后由 sumig 于 2013-8-21 23:48 编辑

回复 22# adccoltd你的波形还是挺好看的，没有overshoot，这个不错。
你SUB ADC比较器部分是不是和MDAC部分采用了同样的自举开关，然后提前关断的采样开关是不是和MDAC类型是相同的，把SUB ADC和MDAC从“信号-->自举采样开关-->采样电容-->提前采样开关-->参考电压”这个通路上R-C-R成比例设计匹配了，SUB ADC和MDAC采样的值应该会没有问题，SHA-less出在layout上出现信号通路不匹配的风险最大，仿真阶段应该还好。另外，在你所关心的频段上，SUB ADC MDAC出现了采样不匹配的问题，只要你的冗余纠错可以纠正回来也就无所谓了。附件是一个SHA-less的文章，速度是比你的要慢，不过你可以参考一下。

(, 下载次数: 240 )

作者: adccoltd 时间: 2013-8-22 09:26
sumig，感谢你的关注，我没采用比较器采样与mdac采样相匹配的方式，因为考虑到分配给比较器的时间非常短，若是先断上级板开关，下级板再断开，再接ref，再给比较器使能信号，这样的延迟太长，ahmed给出的值是1ns，那就彻底没法用了所以目前采用的是，mdac上级板断开时马上给比较器使能。呵呵，这办法自己都很无语。求解

作者: lonerinuestc 时间: 2013-8-22 11:18
回复 28# adccoltd

不需要1ns，我实战下来数据大致如下：100ps(下极板采样嘛)+100ps（比较器接ref）+200ps（preamp settling）+300ps（latch and buffering）。Layout之后由于cmp还有dac部分的走线，延时再增加个70ps左右。我感觉SHA-Less能做到200~250MSPS，更高不好弄。

我有几个问题请教下：
1. 如果你把sampling部分时间分配给了mdac settling，那么高IF输入时的线性度如何保证？因为你是500MSPS，那么250MHz输入是起步标准吧？因为你是12bit，做到70dBc SFDR是必须的吧？我觉得很难

2. 运放的低增益误差是线性误差么，5管运放就能KO？我感觉这玩意儿用calibration很难搞，因为随着cmos scaling down，dc gain是最突出的一个问题，如果这个问题解决了，pipeline还能继续往上做。但是我看了不少paper，没有找到靠谱的

3. 我感觉你很多想法都跟razavi的10b 1GSPS那个paper很像，我还真是认真看过他的paper。我觉得是真不靠谱，说白了他就是简单的将ota dc gain引起的gain error和电容mismatch引起的gain error当做一种东西，然后用了最经典的force 1/0的error measurement方法（这方法我用过，单校电容mismatch绝对好用）。这绝对是扯淡，dc gain一定是随着PVT跑的一塌糊涂，而他paper给的说法是：每次飘了以后，都要重新校准一次，你觉得能商用么？

我觉得这是个很好的项目，但是确实very challenge

作者: adccoltd 时间: 2013-8-22 12:11
回复 29# lonerinuestc

首先谢谢你的回复，希望能持续关注本人的帖子，我们应该是校友，我是03级的，都是三系的吧，嘿嘿。
我认为其实不需要1ns，但0.5ns应该要的，如果把你的preamp去掉也差不多，如你所说，输入高频时小于1ns的跟踪时间也是个大问题，不行降采样电容，再不行俺就标题党一回降点频率，先优化着看。

dcgain既有线性误差也有非线性误差，随着输出变大增益变小属于非线性的部分，razavi有两个学生都有1g adc的论文，你指的是哪篇？能否发上来一起探讨？有个是用了高线性度的电阻来校准，sahoo那篇还没细读，下午我会看完文章再来讨论。

pvt的漂移一般是缓慢的，我的想法是在后台隔几万点中断一个值用做算法更新，此时的输出改为插值值。

不妥的地方请务必指出，谢谢

作者: adccoltd 时间: 2013-8-22 21:53
没人理我，自己念叨几句吧，今天优化了时序，也跑了500M，很勉强，采样相只有0.7ns，运放reset都费劲，放大相1.1ns，建立还可以。这时功耗是7.5ma，其中运放5ma，时钟加比较器居然有接近3ma，吓人！

晚上偷闲查了查iqanalog的网站，130和90工艺上只有最高100M的adc，在65,40,28上都有800M的，第一反应是人手不够优先更新了先进工艺节点的ip，第二反应是想到论坛上有人探讨过高速adc的应用，一般adc的频率即后面数字电路的频率，而130nm上数字电路跑到二三百兆已经很快了，所以adc那么高频率意义何在呢？

想到自己只是做电路玩玩，又没发论文的打算，弄个三四百兆该够用了，何必琢磨占空比神马的花拳绣腿，实在没有意义，所以干脆不再追求多高速度神马的，只是电路尽量优化，测出多快是多快拉倒。

想问一下fuyibin老兄，看了你以前的帖子，说是高频时jitter影响了thd，我很想知道你时钟输入是直接接反相器还是输入差分cml转方波？能否借鉴一下你的经验，十分感谢

作者: sumig 时间: 2013-8-22 22:01
本帖最后由 sumig 于 2013-8-22 22:03 编辑

回复 28# adccoltd

感觉这样，不同时钟相间的相对关系还是太紧张了，留给layout寄生效应的裕量有点儿少，不过你要是能保证在PVT下不同时钟的相对时序不会发生错误也行，至于高速输入下的采样失配确实是个硬性问题，所以感觉双通道时域交织通道间OPAMP复用可能比较容易些，就是需要多加校正。

作者: adccoltd 时间: 2013-8-22 22:11
回复 32# sumig

sumig，请你对我在30楼的理解给点评论，做电路的目的是实用，500M在130nm上的实用性有多大？

对自己所做事情的意义产生了怀疑

作者: sumig 时间: 2013-8-22 22:28
回复 33# adccoltd

像我们已经好几年没有给客户供应过130nm以上的高速ADC了，所以前面提议你直接奔着40nm甚至28nm上去，ADC作为SOC的一部分，看上去也只能是这个趋势。你去查一下City Semiconductor的IP，他家的时域交织的12bit SAR ADC都上了2.5GSPS了。
如果是单片的ADC，比如TI的>1GSPS的直接射频采样的ADC，工艺还是180nm的，不过单片产品和IP的思路还是挺不一样的。

作者: sumig 时间: 2013-8-22 22:33
回复 33# adccoltd

哈哈，不过话又说回来，130nm的500MSPS都拿下来了，那速度更快的制程就更不在话下了，所以先把路趟通了，技术到手了，剩下的也就水到渠成了嘛。

作者: adccoltd 时间: 2013-8-22 22:53

回复 adccoltd

像我们已经好几年没有给客户供应过130nm以上的高速ADC了，所以前面提议你直接奔着40n ...
sumig 发表于 2013-8-22 22:28

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呵呵，解惑了，不过真能综合出那么高速的数字电路配合adc来采射频么？那功耗得多大啊？
话说先进工艺不见得好做，非线性更严重吧，先随便做个趟趟路

作者: adccoltd 时间: 2013-8-22 23:11

回复 adccoltd

像我们已经好几年没有给客户供应过130nm以上的高速ADC了，所以前面提议你直接奔着40n ...
sumig 发表于 2013-8-22 22:28

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看来你对ip provider了解很多，sar近年的兴起真有不少人随机而动，比如你说的citysemi，有眼光

作者: sumig 时间: 2013-8-23 21:49
回复 37# adccoltd
看上去，在SOC里低功耗高速的ADC，SAR ADC是一个趋势，主要是高级制程下数字部分速度跟上去了，欧美几个主要的IP供应商这方面确实已经做的不错了。

作者: ericking0 时间: 2013-8-25 07:22
回复 34# sumig

这么彪悍啊
和学术界的paper的速度都差不多了
只是不知道SNDR怎么样

作者: fatlonefox 时间: 2013-8-25 08:18
一直在做14-16bits，250MSps的Pipeline,ADC，楼主你真的需要一个input-buffer，另外CMFB你是怎么实现的？你的比较器和MDAC的时序关系是怎样的，3bits的MDAC,还是SHA-Less，注意对CMP的offset做处理，做做mc分析。加油~

作者: firevortex 时间: 2013-8-25 12:06
本帖最后由 firevortex 于 2013-8-25 12:10 编辑

这个指标相当有挑战，从我自己经验来说，130nm做12b500M不交织很难实现。130nm的大概可以做300M的复杂运放建立，相信如果进一步简化运放结构的确能够做的更快。但是问题是，随着运放增益的降低，线性度完全无法保证，除非把连非线性连同增益误差一起校准，当然非线性校准一点也不容易。此外，shaless超省功耗，但是如果做500M，孔径误差一定让你痛不欲生，精度难以保证：），你提到sha引入非线性，其实第一级mdac对非线性的要求和sha是一样的吧~不过，130nm确实是pipeline很好的选择，它应该用的还是1.8V电源，摆幅很大，采样电容可以减小不少。

作者: adccoltd 时间: 2013-8-25 13:44

这个指标相当有挑战，从我自己经验来说，130nm做12b500M不交织很难实现。130nm的大概可以做300M的复杂运放建 ...
firevortex 发表于 2013-8-25 12:06

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你好，130nm是最没优势的工艺，1.2v电压的
请问为什么shaless会增大jitter，按说都是同一个时钟控制切断上级板连接，能否帮忙解释一下，谢谢

作者: adccoltd 时间: 2013-8-25 13:53

一直在做14-16bits，250MSps的Pipeline,ADC，楼主你真的需要一个input-buffer，另外CMFB你是怎么实现的？你 ...
fatlonefox 发表于 2013-8-25 08:18

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谢谢回复，input buffer一直在考虑内，你的建议都很好，我会逐一排除详细仿真的，谢谢！
请问你的16b adc是什么工艺实现的？线性度是靠高增益还是校正？功耗大概范围？期待你的继续关注，希望能借鉴你的宝贵经验。

作者: adccoltd 时间: 2013-8-25 13:58

一直在做14-16bits，250MSps的Pipeline,ADC，楼主你真的需要一个input-buffer，另外CMFB你是怎么实现的？你 ...
fatlonefox 发表于 2013-8-25 08:18

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因为运放很简单，无需cmfb电路，时序关系在28楼有描述，但可能最终会改掉，因为采样率上去了，而输入带宽变低了

作者: firevortex 时间: 2013-8-26 03:27
回复 42# adccoltd

抱歉我搞错了，130nm是1.2V的电压，那么就意味着摆幅也不是很大，input range Vpp或许能到1.2V？采样电容还是会很大吧。不过也没有别的更好的办法了。shaless造成的不是jitter变化，而是孔径误差（aperture error）的恶化，这和jitter是完全不同的概念，孔径误差是比较器和第一级mdac采样的时间差产生的误差，信号频率越高，造成的误差越大，如果做500M采样的话，nyquist频率就是250M。而且每级位数越多越悲剧，因为digital correction的容限变小了。
另外，为啥放大器结构简单就不需要cmfb了？虽然说输出阻抗比复杂运放小，但是仍然是高阻结点，飘走一点岂不是对摆幅更加不利？

作者: adccoltd 时间: 2013-8-26 06:16
回复 45# firevortex

你好，我概念混淆了，你说的问题的确让我很头疼，因为即使运放速度上去了，但按时钟和信号通路匹配的做法使比较器的延时很大，挤占了很多留给运放的时间，虽然可以改变时钟占空比，但感觉一般是论文里的做法，目前想把时钟频率降一些以满足比较器时序。
cmfb其实不能说没有，只是用的连续时间的，电阻分压，具体请参考sahoo在13年那篇jssc

作者: AIIC 时间: 2013-9-7 19:22
楼主还在不在，一个星期没更新啦

作者: lovexxnu 时间: 2013-9-8 02:38
这个有点扯吧。。。 3个月商用12b 500M adc。。。。
有点experience的人都不会这么说，没有experience的3个月根本就不可能

作者: hezudao 时间: 2013-9-8 03:07
回复 48# lovexxnu

当个Joke看吧，

作者: lovexxnu 时间: 2013-9-9 00:33
个人觉得商用产品稳定量产一致性很重要，这比一个高指标的半产品要强的多，万分之一的fail都是致命的，高指标的半产品的好处就是可以卖公司，有些大公司会对前期半产品感兴趣

作者: lishiliang 时间: 2013-9-9 13:18
回复 23# adccoltd

让老婆学？？~~

~~~以后孩子一起学~~

作者: lishiliang 时间: 2013-9-9 13:20
0.13的工艺做500MHz 12bit的pipeline,还是别把功耗定那么死好~~~毕竟速度和功耗不能兼得~~先把架构跑通，在做功耗等性能的优化~~不然会卡死

作者: tangyaoyun 时间: 2013-9-9 14:53
回复 22# adccoltd

想问下：“比较器时钟与主采样时钟的对齐 ”是什么意思？？

作者: AIIC 时间: 2013-9-9 20:48
他没用SH，所以MDAC的采样时间可能与Flash不一样，严重时造成第一级输出饱和

作者: adccoltd 时间: 2013-9-10 06:21
时隔好久终于有人回了，打开一看还是这么没营养，算了，此帖已死，我不会再做更新，但可能贴一些最终仿真结果，这里没有一个心平气和的讨论氛围，除了在新手问题里指手画脚的表现一下自己，就是几个老手相互挖苦一下，没有讨论深层问题的土壤，散了吧

作者: firevortex 时间: 2013-9-10 06:51
回复 55# adccoltd

在哪里都不会存在一个纯粹的讨论问题的土壤吧？反正我是一直在关注这个帖子，也想知道最后lz究竟做出了什么样的结果（纯粹从技术角度，绝不是看热闹），包括前面提到的各种问题又都是如何解决的。
何必在意那也没有意义回复，只有自己的成长才是需要关注的。所有的人都是从菜鸟成长起来，总有一天你会打败那些所谓的‘老手’。
lz加油

作者: adccoltd 时间: 2013-9-10 07:08
回楼上，最近被另外的项目占据着，这个需要暂停一下，像你说的非线性校正有难度，可能需要一个低速辅助ad，但这样又需要tha了，tha不仅费电而且在校正范围以外，所以我觉得难度更大，目前只好用降低级间摆幅来降低非线性。一旦有空会继续这个项目，到时贴一些进展出来

作者: fuyibin 时间: 2013-9-10 22:39
本帖最后由 fuyibin 于 2013-9-10 22:40 编辑

这个贴子已经够意思了，要点和难点大家都给你点出来了，让你避免在错误的道路上折腾。总不能指望别人手把手的教你怎么做吧，最终还是要靠自己的努力

作者: adccoltd 时间: 2013-9-11 06:46
本帖最后由 adccoltd 于 2013-9-12 21:59 编辑

回楼上，又是这个鸟人，问你的问题装逼不回答，但不是你不说我就没有答案，根本没想互相交流，只会瞎jb指指点点胡得瑟，难点指出来了？这个难道我自己不知道？错误的道路？做不到500M我不会降点速度么？这只是一个尝试，试验一下这种结构能做到多高，我也是想把大概设计过程分享给大家，想不到被你这样的小人恶心了。

作者: lonerinuestc 时间: 2013-9-11 12:01

回楼上，又是这个鸟人，问你的问题装逼不回答，但不是你不说我就没有答案，根本没想互相交流，只会瞎jb指指 ...
adccoltd 发表于 2013-9-11 06:46

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兄弟啊，我真玩过calibration，不过是前台的，效果很好。但是，你要用这种方法（类似sahoo的论文）来校opamp的gain error，真的不建议。如果做background calibration，类似ADI那种用slow adc的话，复杂度太高，真是不好搞，慎重啊

作者: fuyibin 时间: 2013-9-11 12:40

兄弟啊，我真玩过calibration，不过是前台的，效果很好。但是，你要用这种方法（类似sahoo的论文 ...
lonerinuestc 发表于 2013-9-11 12:01

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就这还是你们校友啊，素质不是一般的可以哦，呵呵

作者: adccoltd 时间: 2013-9-11 12:56
本帖最后由 adccoltd 于 2013-9-12 21:58 编辑

我素质怎样跟校友和学校有什么关系？就你以恶心人为目的的家伙请滚出这个帖子！

作者: adccoltd 时间: 2013-9-12 22:18

兄弟啊，我真玩过calibration，不过是前台的，效果很好。但是，你要用这种方法（类似sahoo的论文 ...
lonerinuestc 发表于 2013-9-11 12:01

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抱歉说的不是你，能否大致分享一下你的成果，比如能校正哪些参数，sndr能到什么程度等等。
我并不打算用sahoo那种，感觉太学术化了，我只是自己胡想出来的一种，只用行为级做过验证，最近忙的厉害没法继续，不过希望可以继续交流，项目一定会有始有终，即使路走失败了我也会发出来为什么失败，

作者: lonerinuestc 时间: 2013-9-13 09:23

抱歉说的不是你，能否大致分享一下你的成果，比如能校正哪些参数，sndr能到什么程度等等。
我并不 ...
adccoltd 发表于 2013-9-12 22:18

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   初衷是用来校准cap Mismatch的，效果确实不错，SFDR能做到90+dBc。我还尝试关闭gain boosting然后用calibration来校准有限dc gain带来的误差（就是sahoo那种鸟思路），在单个温度点效果也不错，也能做到90+dBc，但是随着温度、电源电压飘得很厉害。所以才真心建议你别这么干。
   ADI的a.ali他们做16bit 250MSPS时，做了一个summing node sampling，用一个slow adc对summing node采样，然后估计出OTA的dc gain，最后做digital calibration，这种方法感觉还是很靠谱的，但是复杂度高，你可以尝试下。

   你的这个指标，单单做出功能和性能就很challenge，而要做成商用，更是难上加难，所以要慎重。

作者: firevortex 时间: 2013-9-13 10:07
回复 64# lonerinuestc

和我的思路好像啊，原来我也想关gainboost看校准增益误差的效果来着：）另外想问下，90dbc的sfdr是多少频率的信号测的？谢谢

作者: lonerinuestc 时间: 2013-9-13 10:30

回复 lonerinuestc

和我的思路好像啊，原来我也想关gainboost看校准增益误差的效果来着：）另外想 ...
firevortex 发表于 2013-9-13 10:07

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内行啊，IF sampling确实很challenge，需要很多的study。70MHz以内都可以做到90+，80dB SFDR能保持到250MHz左右

作者: firevortex 时间: 2013-9-13 11:01
回复 66# lonerinuestc

厉害，250MHz能到80相当强了，能说下输入通路是啥样的么？我们仿真都挺不错的，测试一直用dds信号源+滤波器+双balun，但是效果有限，到不了80dbc，感觉得学下信号完整性了。。

作者: lonerinuestc 时间: 2013-9-13 11:07

回复 lonerinuestc

厉害，250MHz能到80相当强了，能说下输入通路是啥样的么？我们仿真都挺不错的 ...
firevortex 发表于 2013-9-13 11:01

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1. 建议你先用频谱仪看看你BPF后的信号；
2. 观察下输出频谱，是少数的harmonic（2,3,456）还是大量的spur，如果有大量spur，那肯定是别的问题；
3. 测试板的信号通路确实是可以优化的，但是我感觉应该不是致命的。我用的是简单R-C，R取10~33欧姆，C取5~10pF左右就行；

作者: firevortex 时间: 2013-9-13 11:16
回复 68# lonerinuestc

谢谢啊，确实以前都没用频谱议看过，也许还没采样信号已经烂了~

作者: adccoltd 时间: 2013-9-13 18:31
本帖最后由 adccoltd 于 2013-9-13 18:38 编辑

内行啊，IF sampling确实很challenge，需要很多的study。70MHz以内都可以做到90+，80dB SFDR能保 ...
lonerinuestc 发表于 2013-9-13 10:30

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good job!如果到时我能测到类似的结果也很满意了。
可能是太标题党了，发帖时还没开始搭电路，只从建立速度的角度认为500M是可行的，但在第一级时比较器占用了大量时间，只好降低速度做了，也有转精细工艺的可能，你的电路可以考虑改为先前台再后台的方式，前面高速learning完成之后转为几万个点中断一个点用来更新coefficient,并用插值来实现不间断输出。这样缓慢变化的pvt都可以被跟踪，校正gain就不难了

作者: adccoltd 时间: 2013-9-13 18:36

回复 lonerinuestc

厉害，250MHz能到80相当强了，能说下输入通路是啥样的么？我们仿真都挺不错的 ...
firevortex 发表于 2013-9-13 11:01

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我可能未来面临和你同样的问题，但问题总会按顺序解决的，我相信仿真如果把非理想因素考虑完整了，测试不会差的很远，你的芯片很可能潜力没挖掘出来，建议看看ti和linear的评估板文档，如有进展，欢迎分享你的心得

作者: adccoltd 时间: 2013-9-13 18:55

初衷是用来校准cap Mismatch的，效果确实不错，SFDR能做到90+dBc。我还尝试关闭gain boosting然 ...
lonerinuestc 发表于 2013-9-13 09:23

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ali的难度太高，无法相信自己能搞定，summing node处的电荷应该是信息量的关键，他居然进行采样，太有才了呵呵，应该会破坏该信息的吧，不过人家都开卖了没什么值得怀疑，只是还没有细读，记得summing node sampling是校nonlearity的，提到ali的作品，有两个问题请教:1，如果一个芯片做到商用250M,则实际有跑到更高频率的能力，按说论文可以按测得最好的一次结果来撰写，为什么ali没有这样做？adi怕泄密吗？
2，该芯片属于巨无霸芯片，面积恐怖，请问有什么电路需要占据这么大面积，而且并不是面积大就能把指标做高啊，这么做的必要性体现在哪？谢谢

作者: hszgl 时间: 2013-9-13 23:13
LZ，suming和fuyibin都是论坛里的老前辈，水平和人品都是相当不错的。两位都是在帮你，只是从不同的角度而已。你真的是言语过重的了。
还有，你和你老婆搞夫妻档都搞IC创业的思路我真心是不认同。做IC不是做早餐卖烧饼油条，光有勤奋和努力恐怕收获甚微。不如让她搭理财务人事公关市场等方面，各有侧重，看来更为合适。

作者: lonerinuestc 时间: 2013-9-14 09:32

ali的难度太高，无法相信自己能搞定，summing node处的电荷应该是信息量的关键，他居然进行采样， ...
adccoltd 发表于 2013-9-13 18:55

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我个人认为是这样：
1. 我们买过一些商用ADC来验证测试方案（但是没这么高端，因为禁运嘛），大致是这样：一个250MSPS的芯片，估计能跑到270MSPS左右，也不会太高，而在高温下应该也就250MSPS的样子。
2. 他用的BiCMOS工艺，所以面积难免大些。并且片上的clock，reference面积也很大，因为reference需要超大的decouple。并且他毕竟还有一个slow adc，也占面积。这种单片的ADC，面积都很大的，用CMOS做也小不了太多，一般也得十几个mm2。所以layout工作量特别大，并且性能跟layout的sensitive，你可能已经想到了，但是我觉得可能会超乎你的想象。

not offsensive, 我觉得你有一个很大的问题在于：你过分夸大了个人的力量而忽视了团队。这种东西你要告诉我说哪一个人能搞定，我真不信。至少在你做出来之前，我不信。。

作者: DAISYWJC 时间: 2013-9-14 09:37
厉害厉害

作者: adccoltd 时间: 2013-9-14 19:45
回复 73# hszgl

谢谢，从没说过谁人品不好，只是有人愿意分享和探讨，有人封闭点而已。

作者: adccoltd 时间: 2013-9-14 19:59

我个人认为是这样：
1. 我们买过一些商用ADC来验证测试方案（但是没这么高端，因为禁运嘛），大 ...
lonerinuestc 发表于 2013-9-14 09:32

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我想也许可以理解为bipolar的工艺一致性更好吧
嘻嘻，就当玩，不怕失败

作者: adccoltd 时间: 2013-9-17 14:25
回复 74# lonerinuestc

关于你提到测试样片最高到270msps，突然想到会不会是另一个原因，犹如intel xeon那样的禁止超频机制，为了细分产品线而做的防作弊功能，不知你测试时在更高频时是精度开始明显下降还是突然无法工作，如果是后者则确有此可能

作者: lilun1988 时间: 2013-9-17 14:34
回复 1# adccoltd

祝福楼主成功

作者: VIERICMK87 时间: 2013-10-15 14:26
回复 78# adccoltd

想问下楼主,你用的3bit sub adc的比较器是什么结构,是不是开关电容比较器,这样是不是会给前级MDAC带来较大负载,谢谢

作者: hszgl 时间: 2013-10-16 17:56
楼主很久不更新进展了。。。

作者: adccoltd 时间: 2013-11-18 22:00
本帖最后由 adccoltd 于 2013-11-18 23:41 编辑

又有了一点点闲工夫来做这个东西，但内容有所变化，改成了65n，并且计划改做14b250M的，就当玩吧，希望不要引起太多大炮关注，权当记录，当然讨论问题或者来技术方面挑毛病的鼓掌欢迎，welcome

做14b，看了一些前辈的数据，在250M fs下sndr做到80+db的几乎没有，所以电容的取值不按照理想14b的来取，以tran+noise仿真为准，使得噪声与谐波同时成为瓶颈则认为取值合理

同时纠正之前仿真结果的一个错误，之前的仿真看得出谐波比噪声大很多，谐波是瓶颈，而且那时的电容取值也很小，我也奇怪怎么出现这样的结果，但还是信他了，后来更换了几个mmsim版本发现，mmsim10版本的可能由于破解问题仿真trannoise的结果比其他版本都小很多，导致得出过分乐观的结果，目前已换12版本

第一级开始搭建，继续shaless，有了上一次的经历，运放改为p管输入的折叠式，用功耗换取噪声和增益，抑制噪声和非线性，烧掉了10m电流，仿真得出第一级输出有50db sndr，感觉增大电容改善噪声的功耗代价太大，计划增加第一级的分辨率，暂定为20个台阶，这样enob有希望做到8b+4.x，能做到12b就人品爆发了

作者: tuzhuke 时间: 2013-11-18 23:19
顶楼主一下

作者: lonerinuestc 时间: 2013-11-19 09:02

又有了一点点闲工夫来做这个东西，但内容有所变化，改成了65n，并且计划改做14b250M的，就当玩吧，希望不要 ...
adccoltd 发表于 2013-11-18 22:00

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65nm增益能做上去么？TSMC还是SMIC？一般来说14bit ADC做到73dB SNR就可以了

作者: xiaowanzi88 时间: 2013-11-19 09:52
回复 82# adccoltd

我推荐你考虑使用0.18um SiGe BICMOS工艺来设计此类产品，TowerJazz有类似工艺。
提高速度未必总是往深亚微米工艺考虑，线宽越小精度未必高。

作者: adccoltd 时间: 2013-11-19 10:28
回复 84# lonerinuestc

谢谢，增益仿到45db，抑制非线性足够了，头疼的是噪声，1mv大小的噪声，运放建立再好都没意义。
刚刚有一个新的想法期望能与你探讨，为了尽可能做大sfdr，而且目前算法对非线性无校正效果，我感觉可以对第一级的输出在数字域人为加入一个固定的高次项，虽然系数不可能很准，但可以通过仿真估算一个保守的系数，相信会比不加好一些，这个思路可行吗？

作者: adccoltd 时间: 2013-11-19 10:32
回复 85# xiaowanzi88

你好，谢谢讨论，现在还没有那些工艺可以用，从前辈的工作来看，cmos也并非不可以，请参考iqanalog的ip list。其实我想这两种工艺只是对应着不同的应用，单片应用和soc应用

作者: hszgl 时间: 2013-11-19 12:14
mark
继续观摩

作者: lonerinuestc 时间: 2013-11-19 12:18

回复 lonerinuestc

谢谢，增益仿到45db，抑制非线性足够了，头疼的是噪声，1mv大小的噪声，运放建 ...
adccoltd 发表于 2013-11-19 10:28

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可行肯定可行，但是肯定不够robust，所以PVT飘了之后SFDR没法保证，写paper没问题，但产品绝无可能。

作者: adccoltd 时间: 2013-11-19 14:35
回复 89# lonerinuestc

哦，我不这样认为，加是锦上添花，可能增加几个db sfdr，不会有负面影响，理论上不加也有90+，只是理论上

作者: buckaroo 时间: 2013-11-19 14:50

是的，纯正向设计，没有机会接触大公司的反向版图，自己看paper瞎琢磨的，是一个人做，想让老婆学 ...
adccoltd 发表于 2013-8-21 17:06

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创业要是这么容易，芯片就不要钱了

作者: vdslafe 时间: 2013-11-19 15:16
回复 90# adccoltd

要是有temp/voltage dependence? 你还要加个temp sensor? Montecarlo 呢？

作者: lonerinuestc 时间: 2013-11-19 15:30

回复 lonerinuestc

哦，我不这样认为，加是锦上添花，可能增加几个db sfdr，不会有负面影响，理论 ...
adccoltd 发表于 2013-11-19 14:35

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我不知道我是不是理解了你的意思，你是想以此来消除dc gain过低的影响是么？

作者: adccoltd 时间: 2013-11-19 15:44
回复 92# vdslafe

不知你回复我哪一条？不好意思不是很懂

作者: adccoltd 时间: 2013-11-19 15:47
回复 93# lonerinuestc

对，没错，我意思是gain随着输出电压变化的曲线，电压增大，gain降低，如果这时候在数字域稍稍模拟一下这条曲线，总比用直线去模拟要好吧

作者: vdslafe 时间: 2013-11-19 15:50
回复 94# adccoltd

我回你根据仿真结果来做开环gain correction

作者: adccoltd 时间: 2013-11-19 15:50

可行肯定可行，但是肯定不够robust，所以PVT飘了之后SFDR没法保证，写paper没问题，但产品绝无可 ...
lonerinuestc 发表于 2013-11-19 12:18

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相反，我认为paper是绝无可能，因为毫无创新，纯工程价值而已

作者: adccoltd 时间: 2013-11-19 15:54
回复 96# vdslafe

谢谢，是指的加高次项那条对吧？我是这样想的，给一条曲线建模，用一条保守的曲线去逼近总比一条直线的效果要好吧，并不奢望达到跟随pvt的效果，只是期望对结果做一点点小小的改进

作者: vdslafe 时间: 2013-11-19 16:12

相反，我认为paper是绝无可能，因为毫无创新，纯工程价值而已
adccoltd 发表于 2013-11-19 15:50

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我反而觉得毫无工程价值

作者: lonerinuestc 时间: 2013-11-19 16:21

回复 lonerinuestc

对，没错，我意思是gain随着输出电压变化的曲线，电压增大，gain降低，如果这 ...
adccoltd 发表于 2013-11-19 15:47

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哦，这个倒是有点可能。但是dc gain终究是低啊，并且还老变，咋办呢？

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