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标题: PLL 锁定问题 [打印本页]

作者: aijieya 时间: 2013-5-31 15:49
标题: PLL 锁定问题
本菜鸟设计的VCO是多带的，一共16个子带，PLL是整数分频的，设定的分频比是2442，参考频率为1MHZ，选带电路已经将VCO选在2422M~2453M的子带上，但是VCO的控制电压在0.2~1.6之间来回变化，整个的PLL却没能锁住，请问这是为什么？另外PLL采用的是电荷泵锁相环，电荷泵的电流为20uA。

期待各位大神的帮助指导，感激不尽！！！

作者: 1586520973 时间: 2013-5-31 16:39
很厉害死啊你学习学习

作者: Guider 时间: 2013-5-31 17:27
你这都到达了让人想死的SPEC级别了，各种参数都nb死了
N=2442
还16个子带
kvco各带得有多大差异
控制电压还能来回变化这么大
严重的不稳定

作者: mcgrady 时间: 2013-5-31 21:05
你这原因可能很多种，但环路参数先给大家看一下吧

作者: aijieya 时间: 2013-6-7 17:10
回复 4# mcgrady
首先谢谢你们的回复！整个的PLL的架构如下图：参考频率是1M的，PFD用的是无死区的;电荷泵是用的自举结构电流为20.55uA; VCO 的增益kvco=23.57M/V; 分频器中的预分频部分用的是16/17分频，高速部分是用SCML结构跟8选1的选择器构成脉冲吞吐结构，低频部分是用数字做的，总的分频比为2442;滤波器用的是三阶无源滤波器，结构及参数也一并附上如下R1=2.9353M, C1=2.3722p, C2=0.10651P, R3=2.5943M, C3=87.141f：VCO的仿真数据也一并附上：

[attach]530835[/attach] (, 下载次数: 86 ) (, 下载次数: 86 )
在混合仿真时已经选定到1010的子带，但是最终vco的控制电压却在0.2~1.6之间来回变化，没有锁定在2442的频率处，请各位大神多多指导，感激不尽！！！！

作者: semico_ljj 时间: 2013-6-7 20:49
N=2442
，延时你仿过没有？
有多大？

作者: 吾老公 时间: 2013-6-7 22:32
你这门还没入，别急着仿真，一个一个模块弄清楚。
你这个pll不稳定，看看相位裕量是多少

作者: 吾老公 时间: 2013-6-7 22:34
晕，你告诉我你这pll bw多少？

作者: aijieya 时间: 2013-6-8 10:00
回复 8# 吾老公

首先谢谢你的解答！ BW=80k, 用matlab计算的相位裕量为54.5

期待您的回复，谢谢

作者: aijieya 时间: 2013-6-8 10:05
回复 6# semico_ljj

首先感谢您的解答！

延时没有仿，我不知道是哪儿的延时，求指导,谢谢

作者: semico_ljj 时间: 2013-6-8 10:12
分频比是2442，有个积累延时，太大以后，PFD就会有偏差，引入的jitter很大，导致不可用

作者: aijieya 时间: 2013-6-8 10:23
回复 11# semico_ljj

请问下，这个延时应该怎么仿？

作者: fuyibin 时间: 2013-6-8 13:27

回复 mcgrady
首先谢谢你们的回复！整个的PLL的架构如下图：参考频率是1M的，PFD用的是无死区的;电荷泵是 ...
aijieya 发表于 2013-6-7 17:10

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你是闹着玩么？R1=2.9353M, C1=2.3722p, C2=0.10651P, R3=2.5943M, C3=87.141f
这参数......，真让人无语...

作者: aijieya 时间: 2013-6-9 09:48
回复 13# fuyibin
这几个参数是根据Keliu Shu 的 <CMOS PLL Synthesizers Analysis and Design> 这本书用Matlab 计算出来的，如果有什么不对的地方恳请指正，您是怎么确定LPF的各个参数的方便指导下吗？
谢谢！！！

作者: shadow_cuk 时间: 2013-6-9 09:53
R1,R3这么大片内放得下么 C3又这么小,跟寄生电容的量相当...

作者: aijieya 时间: 2013-6-9 10:15
回复 15# shadow_cuk

R1 R3 这个片内能放得下，您说的C3确实有这个问题，您在做的时候是怎么确定各个电阻、电容参数的呢？

作者: 远上寒杉 时间: 2013-6-9 10:32

分频比是2442，有个积累延时，太大以后，PFD就会有偏差，引入的jitter很大，导致不可用
semico_ljj 发表于 2013-6-8 10:12

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请问这个“积累延时”是怎样作用的？有相关paper可以参考吗？

作者: fuyibin 时间: 2013-6-9 15:01

回复 fuyibin
这几个参数是根据Keliu Shu 的这本书用Matlab 计算出来的，如果有什么不对的地方恳 ...
aijieya 发表于 2013-6-9 09:48

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光从参数来说，这个PLL系统bandwidth 大概80KHz，phasemargin 52deg的样子，是个稳定系统
但是实际做成电路，这个东西确不行
Icp=20uA，R1=3Mohm，Icp*R1=delta V=60V
最简单的想一想，在PLL没有lock时候，charge pump 电流会在Vctrl上形成一个几十V的跳动
你的电源电压也就1.8V，无法handle这个几十V的跳动
PLL 不能lock也是正常的咯

作者: aijieya 时间: 2013-6-9 16:22
回复 18# fuyibin

那么如果为了得到80k的带宽，LPF应该怎么计算？求指导，谢谢

作者: fuyibin 时间: 2013-6-9 16:49

回复 fuyibin

那么如果为了得到80k的带宽，LPF应该怎么计算？求指导，谢谢
aijieya 发表于 2013-6-9 16:22

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LPF无能为力，PLL的参数和Icp，Kvco，N， LPF都有关系
怎么可能只动LPF就能meet requirement呢？
说实话，你这个design的最大问题就在于N 和 Kvco，不要照着书去搞，书上很多都是早扯淡
我是没见过2000多的分频比，中心频率2.4G Kvco 23MHz/V的VCO，不切实际啊
这个1MHz一个band的应用是2.4G的bluetooth，你是为了做整数分频，分频系数2440
实际大家都要做小数分频

作者: aijieya 时间: 2013-6-17 15:20
回复 20# fuyibin
感谢各位大神的耐心解答，在你们的启发下我重新设定了环路带宽，从80k降为10k，重新仿真了下，应该是锁住了，建立时间大概是150us左右。但是实际输出频率比想要的输出频率低了4M左右（想要输出2442M 实际仿真输出的是2438M）；VCO经分频后输出信号的相位一直超前参考频率（参考频率1M）10ns左右。再请问上述这些问题是合理的误差还是电路本身就不对？

作者: kook309 时间: 2013-6-18 19:43
本帖最后由 kook309 于 2013-6-18 19:44 编辑

如果真的锁住了，应该频率精确相等，怀疑你测量出来的频率不是最终完全锁定后的频率值或者是测量误差。

作者: aijieya 时间: 2013-6-19 17:52
回复 22# kook309
谢谢您的回复：后来我将计算输出频率的时间段延长了些，发现这样计算出来的频率值更加接近想要的输出频率了。另外，如果锁住了的话，分频后的时钟的上升沿是不是与参考频率的上升沿完全对齐呢？

作者: ygchen2 时间: 2013-6-20 01:42
实际中可能看不到分频后的时钟的上升沿与参考频率的上升沿完全对齐的情况。其实phase锁定并不见得是phase相同，相位差一定，就可以认为是锁定。

作者: hszgl 时间: 2013-6-20 11:55
fuyibin ygchen2
二位应该都是资深人士了。

作者: aijieya 时间: 2013-6-22 20:02
回复 24# ygchen2
晓得了，学习了，感谢万分

作者: maggieya11 时间: 2013-7-1 16:30
学习了，感谢万分

作者: jmwang 时间: 2013-7-5 15:49
你可以去下一个PLL sim 去仿真一下。

作者: 薛定谔的太极拳 时间: 2013-7-5 17:39
电阻，电容的参数值太不协调了，很多资料提供一些比较普遍的算法，由相位裕度和环路方程推导出滤波器的参数，对于分频器，这个分频比带来的动态功耗非常大，而且多配合小数分频，个人愚见。。。哈哈

作者: aijieya 时间: 2013-7-11 11:11
回复 29# 薛定谔的太极拳

谢谢，请问您那儿有没有推导滤波器参数的相关资料，能不能分享下？

作者: semico_ljj 时间: 2013-7-11 12:15
还用那么多的分频实现的？

作者: 暴君 时间: 2013-7-11 13:37
干嘛用3阶LPF？你不是整倍么？MTLAB仿出来的PM都不到60~电路可能连45都很难~
另外参数设置中~尤其是电容的值要选择明显区分于寄生的量纲~大一点没关系~

作者: 暴君 时间: 2013-7-11 13:39
另外~4阶环路看Bode已经不准了~用rlocus看看根是怎么分布的~

作者: 暴君 时间: 2013-7-11 13:46
回复 19# aijieya

80KHz的BW是根据什么定出来的？你Fref才1M~80K有点高啊~

作者: aijieya 时间: 2013-7-11 18:00
回复 31# semico_ljj

恩，是的，前方应该是锁住了，但是不知道真流片出来会怎样，我心里一点底儿都没有

作者: aijieya 时间: 2013-7-11 21:36
回复 34# 暴君

谢谢您的耐心解答，我后来的带宽改了，改成20k了，前仿时锁住了，不知道是不是运气

作者: 暴君 时间: 2013-7-12 09:43
回复 36# aijieya

其实前仿锁住意义不大~你的LPF中C3的量纲是在太小了~话说你的PLL是干嘛用的~我看你参考时钟频率是1M固定啊~ 追踪0阶用不着3阶LPF~稳定性不好保证的~要流片的话还是该称2阶吧~不追踪1阶信号或者有Delta-sigma真心用不着3阶LPF

作者: aijieya 时间: 2013-7-12 14:28
回复 37# 暴君
这个PLL是用在一个SOC射频芯片上的，1MHz的参考频率是做架构的同学要求的。
追踪0阶是什么意思？不明白啊，就解答，谢谢！另外如果改成2阶的LPF的话，这些参数该怎么算呢，有没有公式或者参考书之类的？谢谢

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