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标题: 求教icc的add_tap_cell_array【已解决】 [打印本页]

作者: half_honey 时间: 2013-5-8 09:06
标题: 求教icc的add_tap_cell_array【已解决】
本帖最后由 half_honey 于 2013-5-8 10:04 编辑

我脚本写的是：
add_tap_cell_array -master_cell_name {FILLTIE4} \
               -distance 50 \
               -pattern every_other_row \
               -tap_cell_identifier tap_cell_prefix

有source过我的ref_lib，当然包括std lib的。

std fram和std cel也都开了r和w的权限。

ERROR: cannot open master FILLTIE4.FRAM because
1

gui显示和log显示error都只有到because为止。。

但是没有报我脚本定义问题或者怎么样。求教大侠们！！

作者: half_honey 时间: 2013-5-8 10:04
我错了。。太粗心

作者: half_honey 时间: 2013-5-10 15:50
回复 3# zylxzxcyz

也没低级啦就工艺不同。 Tap cells are a special nonlogic cell with well and substrate ties.

就是针对于没有substrate和well tap的stdcell library，tap cell就是一组组的well和sub。

作者: half_honey 时间: 2013-5-10 16:23
回复 5# zylxzxcyz

也就是说在add well tap时的cell可以用cap cell来替换啦？是这个意思吧～～
顺便还想请教一下～～有个end cap指的是不是decap的cell？

我理解不是一个事情吧。。well tap如果不加就没well和sub了。。废片。。

cap cell的话well tap确实也有这个类型但是应该不是全这么加，不太清楚

end cap和decap你具体看看论坛吧说法不一我也没加过只能是大致的理解不想误导你...

作者: kedazhoujie 时间: 2013-5-12 14:05
请教楼主：我想row为竖直方向（vertical），用的以下脚本初始化，和添加tap，可是添加完之后tap的VSS端连到了row的VDD端。是不是脚本的问题？如果row为水平方向（horizontality）则不会有该问题。
initialize_floorplan -control_type width_and_height -core_width 2000 -core_height 2000 -start_first_row -flip_first_row -use_vertical_row

add_tap_cell_array -master_cell_name {FILLTIEM} -distance 67.24 -pattern stagger_every_other_row -no_tap_cell_under_layer {M1} -connect_power_name {VDD} -connect_ground_name {VSS}
先谢谢啦！

作者: half_honey 时间: 2013-5-13 08:37
回复 8# kedazhoujie

filltie我目前还没看效果头一回加
另外垂直的row更不懂了。。从来没做过。。不好意思啊。。

作者: kedazhoujie 时间: 2013-5-14 08:48
回复 9# half_honey

好的，我目前的解决办法是用水平的row来做。依然谢谢你！

作者: half_honey 时间: 2013-5-14 08:49
回复 10# kedazhoujie

为什么要竖直做呢？好像一般都是水平的嘛？水平的我试了倒是没问题

作者: kedazhoujie 时间: 2013-5-14 22:31
回复 11# half_honey

我做模拟的，偶尔用ICC，模拟走线方向和数字方向不太一样。

作者: half_honey 时间: 2013-5-15 08:04
回复 12# kedazhoujie

哦这样

作者: memcad 时间: 2013-5-15 08:36
回复 8# kedazhoujie
filltie的distance太大了，一般不超过20um。你这个60um可能DRC会有latch-up问题。

作者: half_honey 时间: 2013-5-15 08:45
回复 14# memcad

那filltie的类型好多种大侠一般选哪种？我现在用的的是filltie4的。。

作者: kedazhoujie 时间: 2013-5-15 17:57
回复 14# memcad

这个是交错的，两行之间一交错就30了，最大值一般是30

作者: half_honey 时间: 2013-5-16 08:39
回复 16# kedazhoujie

我现在设的30 倒是正好没latchup的问题。
不过看macro周围报了这种错是不是macro周围都需要？但是macro大了之后，没办法按照30的distance加丫

作者: kedazhoujie 时间: 2013-5-16 19:37
回复 17# half_honey

大的macro有多大啊，超过30，内部没有tap么？

作者: half_honey 时间: 2013-5-16 21:36
回复 18# kedazhoujie

macro50*130左右我看了一下内部有sub和NW。但是run drc会报错说有latchup(就是要求30内有sub和nw)

感觉是calibre没认出来macro里本来就有的sub和nw 但是不知道怎么解决。大侠有这方面的经验吗？

作者: kedazhoujie 时间: 2013-5-17 09:04
回复 19# half_honey

这个不会认不出来的，你用图形界面跑，RVE不是可以定位么？用标尺量一下定位的附近最近的两个tap间的间距？我猜一定是大于30的，
或者你的NW不是一个整体。

作者: half_honey 时间: 2013-5-17 09:15
回复 20# kedazhoujie

我量过确实是小于30的打的比较密的 NW倒是确实比较零星不是整体可是fab提供的macro一般不动吧？
我是在想能不能通过改file waive掉这个假错

作者: half_honey 时间: 2013-5-17 09:24
回复 20# kedazhoujie

更正一下 NW一排的都连一起了我看到能连一起的都一起了但是连一起这些还是报错了

作者: 蒲飞 时间: 2015-7-3 14:53
请问楼主有整套floorplan的脚本吗？我想参考一下，具体就是添加physical only cell和打power（包括power rail和strap）的过程

作者: wlmwxm 时间: 2019-1-17 09:38
@楼主，这个问题是如何解决的，我也遇到同样的问题

作者: wlmwxm 时间: 2019-1-21 11:27
已解决，我这边不对的原因是master cell 只能用一个lib里的cell

作者: lxm001 时间: 2024-9-29 18:11
CSMC也显示这个错，看了下没有这个TIE库，博主怎么解决的，爬楼没看懂

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