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标题: 急急急~~~马上出片，求教LVS，望大家多多指点啊~ [打印本页]

作者: Synopsys-IC 时间: 2013-4-19 11:33
标题: 急急急~~~马上出片，求教LVS，望大家多多指点啊~
问题是这样的，现在即将出片的chip是块全数字的，很小的模块，然后外面做的PAD呢是模拟给做的，没有用foundry厂的，现在单独跑这个数字模块的LVS是没有问题的，但是leader要求把Pad和这个数字模块一起跑LVS，
问题来了，我具体的做法跟大家一起探讨一下，先将这个pad的电路图在virtuoso下提取出netlist，其格式是xxx.cdl的，然后又将数字模块在PR工具（Encounter）下生成的xxx.v网表导入virtuoso中Import--->Verilog这样可以自动的生成原理图和symbol图，然后再新建一个schematic将这两个的连接关系画出来，然后导出电路网表，再与layout做LVS，
然后现在的问题是这个数字模块的电源和地分别是VDD和VSS，而PAD上的电源和地却是DVDD和DVSS，虽然这两个在顶层绘制的原理图里是对应的连接关系，但是再跑LVS的时候还是报了“Power or ground net missing”，
我想请问一下对于这样的一个设计如何去跑LVS（数字的模块，加模拟的pad）
谢谢

作者: xjg@hmes 时间: 2013-4-19 12:16
定义CONNECT VDD DVDD ; CONNECT　VSS DVSS
还有其他详细报告吗

作者: Synopsys-IC 时间: 2013-4-19 12:35
回复 2# xjg@hmes

前辈你说的这个语句是加在顶层原理图生成的cdl网表里吗？只需要添加这个连接关系吗？这个语句的放置有什么讲究呢？请详细的指教，还有具体的报告是没有的，因为LVS里没有识别出POWER和Ground是不能继续进行验证的，再补充说明一下，我单个数字模块里是没有引出VDD和VSS的，只是做了一个VDD和VSS的电源ring，最后只需要把有关PAD为电源和地连接上这个Ring就OK供电了

作者: xjg@hmes 时间: 2013-4-19 12:49
本帖最后由 xjg@hmes 于 2013-4-19 12:51 编辑

首先确认lvs rule中LVS POWER NAME/GROUND有没有声明定义
layout中实际没有连接？就不能那样定义在cdl面
还有你跑得是flatten还是hier模式？
你说的PAD是指IO吗？PAD只是一块metal

作者: Synopsys-IC 时间: 2013-4-19 13:18
回复 4# xjg@hmes

首先我刚刚确定了一下LVS rule里有两个关于POWER和Ground的说明格式分别是：
VARIABLE POWER_NAME "DVDD VDD"
VARIABLE GROUND_NAME "AVSS VSS"
然后是layout里已经做了连接 VDD与DVDD相连，VSS与AVSS相连；
最后我跑的是Hirerachical模式

作者: xjg@hmes 时间: 2013-4-19 15:42
本帖最后由 xjg@hmes 于 2013-4-19 15:45 编辑

回复 5# Synopsys-IC

VARIABLE只是定义变量的关键词。
LVS POWER NAME/GROUND这句话是声明
另外，在cdl前面定义下列内容试试看：
*.CONNECT VDD DVDD
*.CONNECT　VSS DVSS

作者: Synopsys-IC 时间: 2013-4-19 16:05
回复 6# xjg@hmes

我试了一下只是把这个加到最后的，还是不行，这个错误是一样的，不知道我这样的方法是否正确，如果方法是正确的，出现电源的错又是如何

作者: xjg@hmes 时间: 2013-4-19 17:21
回复 7# Synopsys-IC

只能给你提供点思路了，提供的情报不够
1、确认rule关于电源的设定正确
2、确认layout中电源Ptext是否正确被认到
3、确认cdl中电源ports是否正确定义

作者: Synopsys-IC 时间: 2013-4-20 14:04
回复 8# xjg@hmes

前辈，现在一个是我以前还没有去接触过数模混合跑LVS的方法，这次这个方法也是自己摸索出来的，
二一个是我希望前辈多给予一下帮助，需要什么情报我都可以给出，对于rule我个人觉得应该不会有什么大问题，
关键现在是整体跑LVS直接跑不起来，因为没法识别电源和地，而现在的矛盾点就是我数字Pin里有出VDD和VSS的，只是想用电源环ring来接入到DVDD和DVSS的Pad的

作者: wujie828 时间: 2013-4-22 08:43
本帖最后由 wujie828 于 2013-4-22 08:46 编辑

网表可以贴出来么？
看看标字文件中，cell名对不对？

作者: Synopsys-IC 时间: 2013-4-22 09:21
回复 10# wujie828

额，你这个想法不太实际，一个是这个是数模混合的网表，肯定很多，不能贴的，二一个cell是没有问题的，现在报的错主要是电源和地的问题，因为数字模块是没有做有关power和ground的pin的，而模拟部分也就是这里的PAD，我是有专门的Pad是DVDD和DVSS的，在layout里我是将DVDD与VDD，DVSS与VSS相连了的，而原理图里的数字部分我是将PR后的.v网表导入到virtuoso后自动生成的，但是发现的问题是自动生成的原理图其实就是一个symbol，然后进入symbol里后会发现里面的VDD和VSS其实是没有连接的，如果自己手动的去连接会很麻烦不知道这个该如何去处理？我现在估计问题就出在这儿了，数字部分的VDD没有与DVDD相连，VSS与DVSS也没有相连。

作者: wujie828 时间: 2013-4-22 09:31
.v网表，我们通常都是通过calibre自己转netlist（v2lvs）
你说的“symbol里后会发现里面的VDD和VSS其实是没有连接的”不知道是否指的是网表中数字部分没有电源
定义，如果是的话，可以尝试用global定义电源。这样免去了你自己定义电源的麻烦。
希望能帮到你。

作者: Cadence—IC 时间: 2013-4-22 10:31
回复 12# wujie828

数字部分的网表确实是v2lvs产生的，当然这个数字这一部分单独跑LVS是没错的，但是现在我把模拟接过来也就是这儿的PAD，把对应的IO与PAD相连，这儿的问题就是我数字是没有单独做有关VDD和VSS的io的，而PAD我是有DVDD和DVSS，这两个是相对应的，我把数字电源环ring上的VDD和VSS与Pad DVDD和DVSS相连就是我顶层设计了，所以我刚刚说的symbol里没有相连是说这个数字我是没有做独立的VDD和VSS的IO的，但是每个stdcell又有VDD和VSS，现在进到原理图里看到VDD和VSS是处于悬空的状态，所以问题就是出在这儿；
我单独把独立的数字部分的网表看了一下，里面对于电源和地在网表最后是做了Global的处理的，所以单独跑这个数字模块的LVS是没问题的

作者: wujie828 时间: 2013-4-22 11:20
测试下
在网表头定义：
*.global VDD DVDD
*.global VSS DVSS
*.connect VDD DVDD
*.connect VSS DVSS

top的port应该只有DVDD和DVSS吧？在lvs rule中添加：
LVS Globals Are Ports NO

我以前碰到过类似的，logic部供电是IO通过IP输出的。logic的电源名字和IP输出的电源名字也不一样。

作者: Synopsys-IC 时间: 2013-4-22 13:27
回复 14# wujie828

不行，我想问一下关于前辈你让加的这四个语句是单独写在网表最后吗？也就是.SUBCKT ..... .ENDS后面？还是加在这个的里面？
现在我跑LVS出现一个很奇怪的现象就是我跑LVS加载网表其实这个网表很多的，但是跑完LVS以后再看同样的文件发现里面的内容删除了很多，这样的情况有遇见过吗？

作者: wujie828 时间: 2013-4-22 13:35
本帖最后由 wujie828 于 2013-4-22 13:38 编辑

回复 wujie828

不行，我想问一下关于前辈你让加的这四个语句是单独写在网表最后吗？也就是.SUBC ...
Synopsys-IC 发表于 2013-4-22 13:27

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“前辈”，不敢当，一起学习
那几句话加在subckt....end 外面。
因为看不到你的网表，感觉上像是网表的问题。

作者: littlechip 时间: 2013-4-22 14:13
提供点思路：1 看看power/ground IO的CDL，确认所使用的电源地IO里都有些什么样的PIN
2. 正确的给电源地打上标签

作者: shfeiwang 时间: 2013-4-22 14:51
VDD和VSS在数字单元的网表中应该是global的，所以最直接的做法就是在schematic最顶层的电路中把DVDD修改成VDD，DVSS改成VSS。版图最顶层label也相应改了。

作者: Synopsys-IC 时间: 2013-4-22 15:39
回复 17# littlechip

这位兄台的建议感觉没什么建议啊，1、有关Power和Ground PAD的cdl网表没有什么不同啊，很正常的；
2、版图上的lable是加上了的，只是数字部分是打的VDD和VSS的电源和地Ring，所以在连PAD的时候是将其直接拉出接到DVDD和DVSS上的

作者: Synopsys-IC 时间: 2013-4-22 15:42
回复 18# shfeiwang

是这样想的没错，但是那个是模拟部分的了，我的PAD是模拟那边designer设计的，所以如果要改的话那边需要很麻烦的去修改layout和原理图，我想能不能在网表里做些修改，然后电路原理图上直接打上标记就行了，主要是电器连接能对应上就行吧？

作者: Synopsys-IC 时间: 2013-4-23 11:19
顶起来~~~~

作者: Synopsys-IC 时间: 2013-4-24 09:28
自己得勤快的多顶顶~~~

作者: Synopsys-IC 时间: 2013-4-24 10:31
好了,现在我再来具体说说这个

问题,或者说我在处理这个LVS的时候自己的方法;
是这样的,digital网表我确实是通过calibre的v2lvs产生的.sp文件，单独这个数字模块我将GDS导入到virtuoso后这个layout因为没有单独的一个io是vdd或者vss的，所以我将vdd和vss的label打在了电源和地的ring上，然后通过这样的方式是完全跑通了LVS的；
然后跑整体的数模混合的LVS我又是通过将PR产生的.v文件和工艺库的网表文件一并通过import in---》verilog的方式导入的，没错这个symbol是产生了，看上去也很正常，只是注意到一点儿，这个symbol上是不会有VDD和VSS的pin的；
好了，现在数字的symbol已经做出来了，现在我们要做的相当于是顶层设计（数模混合模块），因为这个模拟部分其实就是PAD，而这个PAD的symbol、layout、schematic都是模拟那边做好了的，我只需要调用后把对应的IO相连即可，然后我现在跟你说说看到的吧，在这个顶层我是可以通过快捷键E进入到symbol下的每一个电路的，包括每个标准单元下的每个管子，所以我认为导入应该是没有问题的，现在将这个整体设计产生cdl网表，然后拿去跑LVS，出的有管power and ground miss，主要是我在想这个VDD、VSS、DVDD、DVSS这几个的关系，前面我也谈到了问题，我数字部分是没有单独做VDD和VSS的PIN的，而模拟PAD是有的，但是名字却又是DVSS和DVDD，但是他们是对应连在一起的，然后我通过查看原理图，发现的问题是数字部分的VDD和VSS是没有连接的也就是悬空状态，但是为什么单独跑LVS能顺利通过呢，关键是在v2lvs后产生的sp文件里最后有个global vdd这样的语句，所以现在说了那么多，您应该明白这样的流程了吧？期待你的回复

作者: xjg@hmes 时间: 2013-4-24 15:52
本帖最后由 xjg@hmes 于 2013-4-24 16:08 编辑

好了,现在我再来具体说说这个问题,或者说我在处理这个LVS的时候自己的方法;
是这样的,digital网表 ...
Synopsys-IC 发表于 2013-4-24 10:31

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还没出片吧。。。
您现在的这种流程没有用过，原理上是行得通的，不过有时候实际情况总是事与愿违的。
我建议你换个流程试试看，等有时间您在研究您的这套流程(我怀疑是你转schematic时
出错)
Block部分还是按照原来的cdl，IO自己导出单独的cdl，然后自己写个Block和IO整合后的
顶层cdl，再includeBlock和IO的cdl。
顶层cdl加上:
.GLOBAL VDD VSS DVDD DVSS
.CONNECT VDD DVDD
.CONNECT VSS DVSS
并且，保证你的layout电源连接正确，电源label标正确。
另外，您的IO数目多吗？

作者: wujie828 时间: 2013-4-24 16:16

好了,现在我再来具体说说这个问题,或者说我在处理这个LVS的时候自己的方法;
是这样的,digital网表 ...
Synopsys-IC 发表于 2013-4-24 10:31

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方便的话，把top cdl的贴上来看看呢（附件）
在ic dream上也看到你的帖子了

作者: Synopsys-IC 时间: 2013-4-24 16:58
回复 24# xjg@hmes

已近流出去了，但是TOP的LVS还是没有跑，因为这次只是将IO与对应的PAD连在一起，而且IO的数目不是很多，所以就没有跑LVS直接出片了，不过这段时间还是在研究这个，一直没什么进展，你说的方法将Block和Pad的cdl整合在一起再做个TOP的cdl网表，这个方法我也想过，不过介于不太懂这个网表的语法，而且补充一下，这个数字部分的网表是.sp格式的，里面其实是没有具体管子的宽长比的，而模拟layout工程师所提供过来的PAD的网表是.cdl格式的，这两张格式还是有不同的，cdl格式里包含了管子的宽长比，所以对于如何去整合还得请教一下各位~

作者: Synopsys-IC 时间: 2013-4-24 16:58
回复 25# wujie828

还没有得到解决呢

作者: xjg@hmes 时间: 2013-4-24 17:36

回复 xjg@hmes

已近流出去了，但是TOP的LVS还是没有跑，因为这次只是将IO与对应的PAD连在一起， ...
Synopsys-IC 发表于 2013-4-24 16:58

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自己编写，找一个TOP cdl参考一下
IO数目不多，我觉得这样更快点。

作者: Synopsys-IC 时间: 2013-4-25 09:09
回复 28# xjg@hmes

这个寻找了很久没有结果，大侠那边有没有例子呢？还望提供一下吧~谢谢啦

作者: xjg@hmes 时间: 2013-4-25 16:36

回复 xjg@hmes

这个寻找了很久没有结果，大侠那边有没有例子呢？还望提供一下吧~谢谢啦
Synopsys-IC 发表于 2013-4-25 09:09

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仅供参考
.SUBCKT TOP port1 port2 ... ...
XIO1 IO_master1 $PINS pin1=net1 pin2=net2 ... ...
.ENDS

作者: Synopsys-IC 时间: 2013-4-26 09:27
回复 31# xjg@hmes

谢谢大侠的细心指点，不过现在的问题是这样的，我不知道你有看过.sp文件和.cdl文件的具体差异吗？在前面的回复中应该都有提到了，.sp文件算是比较高级一点儿的，里面是例化的stdcell的端口引脚，在下面的描述中会具体给你看看，而在.cdl文件里是细化到晶体管级的，也就是先是申明每一个cell的整体框架然后再描述每一个PMOS和NMOS的宽长比，当我们现在拥有了这两个网表文件以后应该如何整合如何编写成为一个TOP Netlist这个是我想请教的，那我现在在描述一下现在的情况，现在我有数字部分的网表.sp了，也有模拟部分的网表.cdl了，现在应该如何去自己编写这个top netlist？因为这两部分的连接关系很简单只需要将对应的IO互联就OK，所以还请大家帮忙看看，下面是数字部分和模拟部分网表的大体结构：
首先是数字部分的.sp文件，然后我只截取了数字部分设计顶层部分：
.SUBCKT Digital_top clk rst data_i[0] data_i[1] data_i[2] data_i[3] ..... data_i[17]
XU3 CKND0 $PINS ZN=n8 I=n197
XU51 INVD1 $PINS ZN=n16 I=n52
......
.ENDS
.GLOBAL VDD
.GLOBAL VSS
然后是模拟部分的.cdl文件，也同样选取设计顶层部分：
.SUBCKT PAD_top clk rst D00 D01 D02 D03.....D17
*.PININFO D00:0 D01:0 D02:0 D03:0 .... D17:0 clk:0 rst:0
XI75 DVDD DVSS / LV_Pad_Digital_VSS
XI51 DVDD DVSS / LV_Pad_Digital_OUTPUT
......
XI74 DVDD DVSS / LV_Pad_Digital_VDD
.ENDS

作者: xjg@hmes 时间: 2013-4-26 10:57

回复 xjg@hmes

谢谢大侠的细心指点，不过现在的问题是这样的，我不知道你有看过.sp文件和.cdl文件的具 ...
Synopsys-IC 发表于 2013-4-26 09:27

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你的问题我上面回答的很清楚了，好好看懂cdl的结构。

作者: papertiger 时间: 2013-4-26 17:21
把std cell的cdl 直接加上vdd gnd 吧。

一般来说 cdl 和 sp 混乱用应该没啥问题吧。

作者: minfly1 时间: 2013-4-26 23:32
应急的话，就先把core设个black box试一试，同时把PG的port名字改了，LVS能过的话再慢慢查

作者: Synopsys-IC 时间: 2013-4-27 09:22
回复 34# papertiger

不能每个stdcell都去添加这个vdd和vss吧？很多耶，而且网表最后做了global vdd和vss应该就没什么问题了，现在关键是在整合这两个模块的时候如何去重新编写这个top design，应该按照cdl格式来呢还是sp

作者: Synopsys-IC 时间: 2013-4-27 09:23
回复 35# minfly1

还是不太明白您说的这个black box是如何去设置的，又如何去做检查，能详细说说吗?

作者: minfly1 时间: 2013-4-28 00:09
回复 37# Synopsys-IC

把core做成instance，把pin打在口上，在calibre里面设black box，语法举个例子： LVS BOX sram4kx16 sram4kx16
默认黑盒子里面的是正确的

作者: Synopsys-IC 时间: 2013-4-28 09:29
回复 38# minfly1

这样啊~但是这个做instense该如何做呢？是抽取lef一样的吗？用Assure抽取？

作者: Synopsys-IC 时间: 2013-5-2 16:31
顶起来~~~~

作者: Alicezw 时间: 2013-5-2 17:07
回复 40# Synopsys-IC

我最近也在捣鼓数模混合的东西，你的core都是数字的，要方便很多了，而我有数字有模拟的，数字的端口还是超级多。我也是个菜鸟，说说自己的一点点想法吧。
你的设计不是很复杂，端口也不是很多，可以自己写个TOP层的网表，个人感觉按照.spi的格式写就好了，而您说的数字部分的网表是.spi格式的，模拟的PAD是.cdl格式的，其实这个没关系的，在顶层直接INCLUDE就好了。所以您现在主要是看TOP层的网表该怎么写，或者可是尝试整体做后端。

作者: zh1898 时间: 2013-5-2 17:26
本帖最后由 zh1898 于 2013-5-2 17:34 编辑

回复 1# Synopsys-IC

按照LZ的说法，可以手工写一个top.cdl，内容如下即可：
*.GLOBAL VDD VSS
*.GLOBAL DVDD DVSS
*.CONN VDD DVDD
*.CONN VSS DVSS

.include ./analog.cdl;;;模拟部分模块的网表
.include ./digital.cdl;;;数字部分模块的网表

PS：貌似LZ的LVS没过就tape out，表示不理解

作者: Synopsys-IC 时间: 2013-5-3 09:18
回复 41# Alicezw

希望大家以后多多交流哦~你的想法那些都有想到，最好的处理肯定是模拟那边把PAD抽取一下生成lef文件然后做整体的PR，但是模拟那边不同意，还是希望我这边自行处理，所以现在看来只有自己去编写top层的网表然后自己跑LVS，但是我对这个网表的编写还是不太明白，如果按照spi去编写应该如何处理里面的一些实例化的数据，如果是cdl貌似需要引入器件的宽长比，所以希望这个能跟大家一起交流一下

作者: Synopsys-IC 时间: 2013-5-3 09:23
回复 42# zh1898

兄台你这个只是把电源地连接在一起了，而数字和模拟的IO还是没有连接关系，这个数字和模拟的IO连接的写法可能才是我最想知道的；
然后我说一下为什么没有LVS就Tapout了，因为我数字的IO接口很少，可能就20个，只需要把它与对应的PAD相连接就可以了，所以问题不是很大就没有去跑LVS了

作者: 陈华009 时间: 2013-5-3 09:51
这样做吧，反正我这样可以。
版图：将模拟的以模块形式导入到你的数字版图中，对应连接起来。留下整个数模完整版图，做lvs分析。
网表：将模拟的cdl文件‘include到数字cdl文件中，作为一个子电路模块。改变数字顶层模块的输入输出为当前版图中的输入输出，将原来独立的数字信号与模拟对接

作者: Cadence—IC 时间: 2013-5-3 10:04
回复 45# 陈华009

LZ说了,模拟那边不提供抽取模拟PAD的lef文件,如果没有怎么去做数字和模拟的整体PR?所以这样还是说的以前那种办法,关于顶层netlist还是没结果......

作者: 陈华009 时间: 2013-5-3 10:13
不是用PAD做PR，是将做好的数字版图与模拟相连接就可以了

作者: 陈华009 时间: 2013-5-3 10:14
回复 46# Cadence—IC

不要lef文件，只需要cdl文件就ok，这个与数模混合仿真思路相似

作者: Cadence—IC 时间: 2013-5-3 14:15
回复 48# 陈华009

还请指教啊~~都没听说过cdl文件如何整合，现在lz说得是一个是.spi和一个是.cdl如何做到你所说的方法呢？

作者: Rucas 时间: 2013-5-3 17:11
回复 49# Cadence—IC

SP file和cdl file没有冲突啊，在sp file中直接include cdl file或者在cdl file 中include sp file就好了

作者: Synopsys-IC 时间: 2013-5-4 13:29
回复 50# Rucas

不是include的问题,是这两个的接口应该如何去写然后表示数字与模拟接上了

作者: Alicezw 时间: 2013-5-4 15:43
回复 6# xjg@hmes

如果数字模块和模拟模块的电源地名字不同，假如模拟的电源是vdd!，地是gnd！，数字的电源是VDD，地是VSS。我是不是要在TOP层的网表里加入：
*.CONNECT VDD vdd!
*.CONNECT VSS gnd！
？
那么我的rule file中VARIABLE声明中是不是要写成：
VARIABLE POWER_NAME "VDD" "vdd!"
VARIABLE GROUND_NAME "VSS" "gnd!"
？
非常感谢！

作者: Synopsys-IC 时间: 2013-5-5 09:25
回复 52# Alicezw

这个没错哈~~

作者: Alicezw 时间: 2013-5-5 10:07
回复 53# Synopsys-IC

哦，谢谢！那您的问题解决了吗？

作者: y23angchen 时间: 2013-5-5 12:47
我了不懂啊，，，，

作者: y23angchen 时间: 2013-5-5 12:48
楼主学会教我们哦

作者: Synopsys-IC 时间: 2013-5-6 09:24
回复 54# Alicezw

我问题还没有解决，我是说你所说的方法没错，但是我的这个问题不在power上，是普通io的连接该如何在cdl或者spi里描述

作者: xjg@hmes 时间: 2013-5-6 10:00

回复 Alicezw

我问题还没有解决，我是说你所说的方法没错，但是我的这个问题不在power上，是普通 ...
Synopsys-IC 发表于 2013-5-6 09:24

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还在纠结呢。
我前面其实给你写过参考例子了
.SUBCKT TOP port1 port2 ... ... 定义IO Ports。
XIO1 IO_master1 $PINS pin1=net1 pin2=net2 ... ... 定义单个IO
XDigitalBlock Block $PINS ... ...
... ...
.ENDS
IO就按照上面这样定义。Power IO也要加进去。

作者: Alicezw 时间: 2013-5-6 11:00
回复 58# xjg@hmes
您说的这个

$PINS pin1=net1 pin2=net2

我不太明白这个$PINS 后面定义的意思？
还有您说POWER IO也要加进去是指在TOP层的IO定义中吗？
十分感谢！

作者: Alicezw 时间: 2013-5-6 11:26
回复 6# xjg@hmes

您说的

在cdl前面定义下列内容试试看：
*.CONNECT VDD DVDD
*.CONNECT　VSS DVSS

这个是在TOP层的网表里加的吗？
我不太懂spice网表的语法，这个*.不是注释的意思吗？
菜鸟求教，不甚感激！

作者: xjg@hmes 时间: 2013-5-6 11:33
两个极其以上的*是注释。
$PINS后面pin指的是本IO的pin，net是指本IO的pin与上层接续的net名

作者: Cadence—IC 时间: 2013-5-6 15:52
试试看，基本原理是没错的

作者: liu675 时间: 2013-5-6 17:05
最终的网表中加入：
*.equiv DVDD=VDD DVSS=VSS
或者把DVDD全部替换成VDD，DVSS替换成VSS呗

作者: Cadence—IC 时间: 2013-5-7 09:04
回复 63# liu675

替换？能具体说说吗？

作者: Synopsys-IC 时间: 2013-5-7 09:17
回复 58# xjg@hmes

然后再include模拟和数字的网表在这个top netlist的开头对吗？那个XI...这个是自己随便定吗？只要不跟模拟和数字netlist里有重复就行了，对吗？

作者: xjg@hmes 时间: 2013-5-7 09:22

回复 xjg@hmes

然后再include模拟和数字的网表在这个top netlist的开头对吗？那个XI...这个是自 ...
Synopsys-IC 发表于 2013-5-7 09:17

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是的，有重复也没事，同一个subckt里面不要有重复

作者: Synopsys-IC 时间: 2013-5-7 09:29
回复 66# xjg@hmes

我基本看懂网表的结构了，现在还有一点不太清楚的是这个$PIN XXX=XXX，前面xxx这个我可以理解，就是我这个top的IO名嘛，后面这个要怎么去联系呢？现在我可以确定的是模拟的PAD接口和数字印出来需要与模拟衔接的接口

作者: Alicezw 时间: 2013-5-7 09:46
回复 58# xjg@hmes

我目前的情况是一个数字模块和一个模拟模块的拼接，数字和模拟模块单独的网表是有的，所以要写一个顶层的。数字模块A的1,2,3端口和模拟模块B的1,2,3端口连接，数字模块A的4,5,6端口引出，模拟模块B的4,5,6,7,8端口引出，两个模块间的连线是模拟那边手动连的，所以我还是不太明白您说的那个格式port的写法，还有电源地的端口要不要是顶层模块定义中写出？而且我看到三个版本的spice网表的语法形式，不清楚到底按什么格式来写，我试了几个总是有问题。
大概我的理解能力比较差，十分感谢和期待您的解答！
真的是非常感谢您的帮助！

作者: Alicezw 时间: 2013-5-7 09:51
回复 67# Synopsys-IC

我基本看懂网表的结构了，现在还有一点不太清楚的是这个$PIN XXX=XXX，前面xxx这个我可以理解，就是我这个top的IO名嘛，后面这个要怎么去联系呢？

前面的port名称应该是子模块的IO吧？后面的我也搞不懂要怎么写，求指教!

作者: Synopsys-IC 时间: 2013-5-7 10:00
回复 68# Alicezw

在顶层是需要把电源地的定义加上的~~模拟和数字的电源地都需要分别去定义的，当然如果数字和模拟都共用一个VDD和VSS就只需要定义一个

作者: Synopsys-IC 时间: 2013-5-7 10:01
回复 69# Alicezw

不是子模块，就是这个模块的，也就是一开始subckt后面这个模块的，但是后面这个联系的是。。。就不知道了

作者: Alicezw 时间: 2013-5-7 10:06
回复 70# Synopsys-IC

在顶层是需要把电源地的定义加上的~~模拟和数字的电源地都需要分别去定义的，当然如果数字和模拟都共用一个VDD和VSS就只需要定义一个

模拟和数字电源地还要分别定义？您是说在top层的网表里?这个怎么处理？
谢谢！您的问题解决了？

作者: Alicezw 时间: 2013-5-7 10:10
回复 71# Synopsys-IC

额。。。是这样吗？好吧，我又搞糊涂了，我要疯了！
期待解答！

作者: Synopsys-IC 时间: 2013-5-7 10:20
回复 72# Alicezw

这个得看你的设计了，因为一般来说模拟和数字的电源和地是不一样的，所以这个肯定需要分开的，我这边因为是PAD所以需要把模拟和数字电源和地的PAD相连接，具体你那边怎么定义的你最好在论坛里查查，我这边定义就像前面前辈们说的那样，用Global来定义的

作者: Synopsys-IC 时间: 2013-5-7 10:21
回复 73# Alicezw

这个还需要更多的讨论啊~~~~

作者: 上善若水8888 时间: 2013-5-7 10:51
回复 54# Alicezw

你通过在顶层.sp文件中加入*.CONNECT VDD vdd和*.CONNECT GND gnd实现VDD和vdd的连接了吗？我的问题与你类似，数字标准单元的接地是GND,IO的接地是VSS，我在版图打标的时候在电源环（ring）上打的是VSS。由于标准单元的.cdl文件定义了.GLOBAL GND。所以lvs report中有一个问题是port对不上,layout中比source中少一个port GND,我在顶层.sp文件中是这么写的：
  .INCLUDE "/home/***/***/all.cdl"
  .GLOBAL VDD
  .GLOBAL VSS
  .GLOBAL GND
*.CONNECT　VSS GND
谢谢

作者: Synopsys-IC 时间: 2013-5-7 11:22
回复 76# 上善若水8888

你这样写跑LVS报的什么错可以放出图来吗？

作者: Alicezw 时间: 2013-5-7 21:34
回复 76# 上善若水8888

我用了*.CONNECT 但是我的问题是报电阻没有被定义，然后LVS就终止了，但是模拟和数字部分单独的LVS都是过的，所以不知道这是个什么问题。

作者: Alicezw 时间: 2013-5-7 21:36
回复 74# Synopsys-IC

哦，这个。。。我再琢磨琢磨吧。哎！
谢谢啦！

作者: 上善若水8888 时间: 2013-5-7 22:25
回复 77# Synopsys-IC

( , 下载次数: 136 ) ( , 下载次数: 120 )
上面是两张照片，反应的是GND和VSS的问题。。。

作者: 上善若水8888 时间: 2013-5-7 22:26
上传重复了。。。。

作者: Synopsys-IC 时间: 2013-5-8 09:22
回复 80# 上善若水8888

上传的LVS图我看了一下，你所出现的问题和我们的还有一些不同，我当时跑LVS因为POWER MISSING直接就断了，连你这样的报表都没有

作者: Cadence—IC 时间: 2013-5-9 09:30
凤雏岂能消亡？

作者: Synopsys-IC 时间: 2013-5-10 09:08
顶起一下，欢迎有更多的讨论

作者: rlatnrud0310 时间: 2013-5-14 00:25
确认rule关于电源的设定正确
确认layout中电源Ptext是否正确被认到
确认cdl中电源ports是否正确定义

作者: Synopsys-IC 时间: 2013-5-14 09:24
回复 85# rlatnrud0310

这些都确认无误了

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