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标题: 运放管子饱和问题 [打印本页]

作者: 法兰西之梦 时间: 2013-3-19 19:39
标题: 运放管子饱和问题
本人在调一个运放电路，发现输入管工作在线性区，而输入管的上方的PMOS负载管Vds太大了，导致输入NMOS管的Vds很小。调了管子尺寸和共模电压始终没什么大作用，改怎样调合适？
( , 下载次数: 80 )

图中的Vds实在太小了，该怎样改善呢？

作者: fuyibin 时间: 2013-3-19 20:00
又是bmp的图片...

作者: 法兰西之梦 时间: 2013-3-19 20:20
回复 2# fuyibin

您知道怎么处理这个问题吗？或者思路什么的，谢谢了

作者: afeng601638 时间: 2013-3-19 20:31
输入管尺寸太大了吧

作者: fuyibin 时间: 2013-3-19 21:54
本帖最后由 fuyibin 于 2013-3-19 21:57 编辑

回复 3# 法兰西之梦

先搞明白mos管是什么，弄个电流源落到diode connection mos ，仔细观察mos 状态。
然后做电流镜，搞明白电流镜是什么，接着做cascode current mirror, 搞明白cascode 电流镜
最后opamp 手到擒来，用不了10分钟就搞定了
不要按拉扎维那套来，不实用，当年灿叔讲课的时候都没讲明白哦

作者: hszgl 时间: 2013-3-20 12:26
做运放按照allen的来吧。
手把手教的。

作者: hszgl 时间: 2013-3-20 12:29
上方的负载管的VDS为什么会太大？肯定是pmos的vgs太小了。
这就是匹配的问题。整个电路的参数是系统性联系的，不是改一个管子就能达到效果的。

作者: 法兰西之梦 时间: 2013-3-20 14:32
回复 7# hszgl

我发现调节Vgs使其变大，但负载管的Vds还是很大，几乎没什么变化啊。这是怎么一回事？

作者: hszgl 时间: 2013-3-20 20:20
回复 8# 法兰西之梦

你的负载管是怎么样的？如果是电流镜的话，二极管接法的pmos 那个PMOS的VGS=VDS。如果你的管子是工作在饱和区的话，另一个VDS能大到哪去？

看到这样的vds肯定是在线性区了。你电路的工作电流是多少？和你设定的w/l相符合么？
你要调的不是这个nmos，而是上面的pmos。

把你的电路参数发上来的话，可以更直观一点告诉你怎么回事。

作者: 法兰西之梦 时间: 2013-3-20 22:08
回复 9# hszgl

您好！在电路图中，电流源电流是20uA，最左边的两个PMOS尺寸是80u/1u,右边的两个PMOS尺寸是120u/1u。差分输入管尺寸是33u/1u，而两个NMOS电流镜管子是200u/1u。仿真时发现最左边的PMOS的Vds大小可以，但右边的3个PMOS都太大。导致输入管Vds很小，只能工作在线性区，并使电流镜NMOS管工作在亚阈值区。就是这种情况，应该怎样调试啊？谢谢
[attach]508276[/attach]

作者: weidianwj 时间: 2013-3-21 10:39
回复 10# 法兰西之梦

解决方法：
1.首先，你的尾电流M6的Vgs只有371mV？，这个管子工作在什么区你知道吗？过驱电压是多少？你好好看看吧
2.等比例减小M1~M4的尺寸，我不知道你的PMOS的Vth是多少，但是NMOS有412mV，那么PMOS也不会太大对吧？下面问题就来了，你看看这四个管子的Vgs，只有491mV，你的管子过驱电压肯定非常小！这就是你的电路直流偏置点不对的原因，PMOS的Vdsat太小大信号电阻很大，nMOS的D端电压当然很低。当初设计时M1~M4Vdsat你设置为多少？我的建议是就算你想提高摆幅也不要太小了（尽量高于100mV），而且你电流镜像Vdsat过小会带来其他的问，这里就不展开了。记住，一边调一边看这几个管子的栅压是不是下降了。你先试试吧。
再有你的NMOS输入管不能这样接，衬底要接地。
至于你说的左边和右边Vds不一样这很好理解，你的左边两个管子负载一个电流源（阻抗很高），一个是二级管连接MOS（必定饱和），但是你右边的就不一样了，负载情况不一样，Vds当然不一样。
总之你的设计在最开始没有设置好Vdsat的大小，你如果实在不知道怎么设，你就把所有的管子先设置成200mV试试（我估计你现在也没有太高的摆幅要求），先这样吧，不行再问吧。

作者: gaojun927 时间: 2013-3-21 11:30
难道没想过M3的drain点电压是如何被决定的？别光盯着M1234.

作者: hszgl 时间: 2013-3-22 11:50
回复 10# 法兰西之梦

楼上已经帮我说的差不多了。其实你是最基本的概念没搞清楚。M3,M4的Id是30uA？下面的nmos又是10uA的工作电流？你这个怎么匹配？还有20uA上哪去了？让你吃了？

作者: hszgl 时间: 2013-3-22 11:58
回复 10# 法兰西之梦

先把你的m3，m4改成40/1仿真试下。另外告诉我你的电源电压大小和差分输入端给的电压大小。还有你的差分输入管33/1？我不知道你怎么想的。

作者: 法兰西之梦 时间: 2013-3-23 13:39
回复 14# hszgl

还有20uA电流是接后面的电路的，电路没有全部贴出来。是不是电流分配的不合理？

作者: 法兰西之梦 时间: 2013-3-23 13:45
回复 14# hszgl

你好！我的电源电压设的是1.5V，差分输入管电压调了，1V左右吧。现在问题是差分输入管的Vds太小，只有几~十几毫伏，老是工作在线性区，怎样解决？

作者: hszgl 时间: 2013-3-23 17:08
本帖最后由 hszgl 于 2013-3-24 11:21 编辑

回复 15# 法兰西之梦

你后面的电路是电流驱动的？你用cmos搭电流驱动运放？你把后面电路也截上来吧。我估计是你后面是个二极管之类的钳制了电位。

作者: hszgl 时间: 2013-3-23 17:11
回复 16# 法兰西之梦

先把输入管电压放到0.75v。在宽长比变化时Vth会变化，你要关注的是vgs-vth也就是vdsat是不是满足要求。

作者: 法兰西之梦 时间: 2013-3-25 13:21
回复 17# hszgl

你好，整体的电路时这样的。 ( , 下载次数: 56 ) 是不是要调节尺寸，使Vgs-Vth和手算的基本一致才行？

作者: icdane 时间: 2013-3-25 13:47
pmos too weak

作者: fuyibin 时间: 2013-3-25 14:22
回复 19# 法兰西之梦

opamp 结构不对，再去好好看看书

作者: hszgl 时间: 2013-3-25 16:42

回复 hszgl

你好，整体的电路时这样的。是不是要调节尺寸，使Vgs-Vth和手算的基本一致才行？
法兰西之梦发表于 2013-3-25 13:21

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你的问题出来，M3的漏极后面是个二极管接法的nmos，直接把你的电位钳制在开启电压了。你后面这个结构是干嘛的？谁教你这么做的？纯属胡搞。

作者: ygchen2 时间: 2013-3-28 04:06
回复 19# 法兰西之梦

M8怎么那么用？自己发明的电路？

作者: 渐行渐远 时间: 2013-3-28 09:47
回复 22# hszgl
顺便来告诉下楼上的几位，这个电路好像是艾伦课后习题上的一个运放，不是楼主发明的，不是楼主胡搞，不要冤枉楼主了！！！

作者: hszgl 时间: 2013-3-28 10:45
回复 24# 渐行渐远

你好好看看那个是怎么接的，楼主是怎么接的。冤枉？

作者: 渐行渐远 时间: 2013-3-28 23:59
回复 25# hszgl
没接错吧，艾伦书课后6.3—15题。

作者: hszgl 时间: 2013-3-29 09:56
本帖最后由 hszgl 于 2013-3-29 10:22 编辑

回复 26# 渐行渐远

你仔细看看，楼主把运放的输出接到个二极管上。你还指望他有输出？好吧，他可以有输出。但是你得把M8的VGS抬高到能让M3饱和，你想怎么做呢？

作者: ygchen2 时间: 2013-3-29 11:26

回复 hszgl
顺便来告诉下楼上的几位，这个电路好像是艾伦课后习题上的一个运放，不是楼主发明的，不是楼 ...
渐行渐远发表于 2013-3-28 09:47

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楼主冤枉艾伦了。

作者: hszgl 时间: 2013-3-29 11:55

楼主冤枉艾伦了。
ygchen2 发表于 2013-3-29 11:26

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换个角度来看，这其实是个折叠输入接法。但是M8的VDS太低了，一般折叠会和共源共栅一起用，把M8-9电流镜再串联一个接在上面吧。

作者: hszgl 时间: 2013-3-29 11:58
回复 26# 渐行渐远

方法1，把m1-2的w/l调的大的离谱，方法2，把M8-9的w/l调的小的离谱，方法3，方法1和方法2一起用。

作者: ygchen2 时间: 2013-3-29 23:33

换个角度来看，这其实是个折叠输入接法。但是M8的VDS太低了，一般折叠会和共源共栅一起用，把M8-9 ...
hszgl 发表于 2013-3-29 11:55

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直流角度，如果输入信号共模略高于N管阈值+对管overdrive+尾电流源overdrive,对管漏极高于对管与尾电流源overdrive和再加些余量就可能使电路工作正常（M8的阈值加overdrive可能够）。此时管子偏置，尺寸，输入共模等都必须对。想共模+一定幅度信号下，保证电路工作正常，需要优化来得到最大工作范围。
这个电路原理上或许可行，实际会很难调，多数情况下，加了这个折叠回路，对管输出端阻抗相差很多，会引入系统offset，甚至由于器件沟道效应会造成偏置严重偏离设想值，使电路工作不正常。建议采用其它折叠方式，或引入tanslinear电路之类做辅助，如果电压允许的话加共源级分离折叠回路接出点与输出点可能也会有帮助。

采用生疏的电路，会大大增加设计风险。。。

作者: semico_ljj 时间: 2013-3-30 16:13
Mark!^

作者: guetic 时间: 2013-3-30 18:31
恕鄙人才疏学浅，这个结构还真没有看到过诶！！！楼上的大侠们在讨论参数时，是不是应该先分析一下结构是否合理呢？

作者: guetic 时间: 2013-3-30 19:30
呵呵，才疏学浅啊，看的书太少，所以没见过这种结构，在纸上比划了好久，终于弄明白这个是什么结构了，首先楼主应该知道VDSsat要设计成多少，一般来说0.5um以上工艺，我一般设计成200mV，低于150mV的话，容易进入亚阈值区，高于0.5V的话，晶体管就进入速度饱和区（参考sansen的书第1章）。根据楼主设置的晶体管尺寸和电流源电流值，差分输入对管的尾电流源是20uA，这样差分输入对管的静态电流就是10uA，差分输入对管的电流镜负载电流时30uA，这样流入M8和M9的电流就是20uA，第一级的静态电流分配大概就是这样了；然后再根据各个晶体管的静态电流值，和VDSSAT要求，根据经典的晶体管电流电压方程计算出晶体管宽长比了，看看根据IDS和VDSsat的值计算出来的W/L和你自己设置的W/L有什么不一样，如果有矛盾就说明自己设置的W/L有不合理的地方。
一个运放的设计和仿真从直流偏置开始，首先是手工的计算，直流仿真时，先给差分输入对管设置直流输入电压，VDD/2一般是很保险的，然后挨个看晶体管的工作区域是否符合手工计算。
鄙人才疏学浅，口才不佳，表达能力有限，所以帮不上什么忙，一个人的成长只能靠自己，多看书就是最好的学习方法，上论坛问别人，不会有什么效果的。这些设计知识都是很老土的东西了，老美在80年代就已经弄的差不多了，gray、allen、sansen、baker等等很多书上都讲了如何来设计电路，楼主需要的是多看、多手工计算，然后是仿真来验证，仿真器只是验证你的设计思想而已，思想如果错了，仿真是不会有正确结果的。

作者: cybjut 时间: 2013-3-30 22:31
楼主，你输入对管是NMOS，【1】body接错了，应该接地，一般工艺应该不会提供P-well吧？还有你Bais部分的M7管Vgs太小，建议减小M7和运放尾电流管的宽长比。【2】第一级运放的输出端被左三的NMOS嵌位在529.9mV+3.8mV这个值上，目前你的输入共模大概是1.2V，太高了，会导致运放输入对管的源极电压很高（目前你的是529.9mV)，因此输入对管Vds被两头压缩了，建议你把输入共模电压取在800mV左右。

作者: Divenire 时间: 2024-7-18 14:27

hszgl 发表于 2013-3-22 11:50
回复 10# 法兰西之梦

本事没多大，人倒是挺剑的，自己狗屁没说出来，装逼的本事倒是无人能敌

作者: semico_ljj 时间: 2024-7-18 15:07
图呢。。。

作者: YYYYDS 时间: 2024-8-8 10:09

法兰西之梦发表于 2013-3-20 22:08
回复 9# hszgl

您好！在电路图中，电流源电流是20uA，最左边的两个PMOS尺寸是80u/1u,右边的两个PMOS尺寸 ...

你这N管P管设计的电流都不匹配啊，一条支路上流过的静态电流，P管和N管要设计成流过相等的

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