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标题: RTL设计语言调查 [打印本页]

作者: zongkai2003 时间: 2012-7-6 11:35
标题: RTL设计语言调查
主要想知道做FPGA设计，System Verilog有没有必要去学

作者: tigerjade 时间: 2012-7-7 00:52
个人经验，所有的都要学。还要加上perl，永远不知道你会遇到什么。

作者: leejiaxin 时间: 2012-7-7 19:20
nice nice

作者: zongkai2003 时间: 2012-7-9 09:11
回复 2# tigerjade

Perl? 知道是一种脚本语言，那TCL和Perl的应用场合分别是什么？在我现在的工作中，还没有接触到，不知道在什么情况下用Perl?

作者: ComTTest 时间: 2012-8-17 02:03
回复 1# zongkai2003

个人觉得还是有必要的：
1. 如果已经会 verilog, 学习 sv 的代价很小，就向从 c 到 c++
2. sv 对 vlog 有很多方面的改进

作者: ComTTest 时间: 2012-8-17 02:07
回复 4# zongkai2003

就我个人的经验
Perl 的强项是文本处理, 在 RTL design中，比如可以用来 verilog 模块之间的连线、生成某些定制功能的模块等
TCL 多用于测试脚本和一些流程控制，比如通过调用工具生成测试向量，VCS的UCLI就是TCL语法

作者: canito777 时间: 2012-8-18 13:56
I learned VHDL long time ago .And is hard to try to do the same thing with a different language .I think that you will stay with the first language you learnt. Vhdl is Complex and can be used in large projects

作者: lstarsoul 时间: 2012-8-19 16:45
设计用verilog，验证用systemverilog，目前的主流。
学习下SV，很有必要，面向对象的设计理念还是挺优秀的，建议先学下C++，一种迷人的语言

作者: lstarsoul 时间: 2012-8-19 16:48
回复 8# lstarsoul

语言学习并不会冲突，相反，能相互促进，比如我以前学的C++和VC环境，后面用xilinx的EDK开发环境时，感觉跟VC就差不多了，API的概念也差不多。再后面用DSP的开发软件CCS的调试方式跟VC也几乎一样。所以学会VC和C++，其他的编译环境就只是小case

作者: lstarsoul 时间: 2012-8-19 16:50
工具语言也很重要，大家以前大多用modelsim看波形来分析时序，这种效率比较低，如果擅长利用TCL的工具帮助，就可以大大加快时序分析速度，而且可以在下班后进行

作者: lstarsoul 时间: 2012-8-19 16:53
以前华为的座谈会时，很多工程师就提到，我们学生要适应工具，让工具发挥更大的作用。
科学技术是第一生产力！

作者: hasong 时间: 2012-8-20 20:19
verilog学的多，其次是VHDL了。

作者: silktree 时间: 2012-8-21 10:26
没有觉得VHDL是什么复杂的语言，都是一些人忽悠的。

作者: 教父 时间: 2012-12-10 10:12
学不学这看你自己的见解了学了的话多一门技术而已说不定改天你想起了去做验证这一块也就就用上了有时间个人就多学点没有坏处的

作者: lefthand01 时间: 2012-12-14 21:10
use VHDL when i first get start FPGA ,and it not change till now

作者: celestin2011 时间: 2012-12-27 21:34
需不需要不是看别人的习惯，最主要的还是看自己的需求，觉得开发效率无法跟上了，就必须要采用新的方式来开发了，也就是就是你采用更高效的语言的时候了，sv现在确实主要是用于验证上面，设计主要还是用的verilog和vhdl，这主要还是历史问题，毕竟sv相比还比较新，至于其它的编程语言，个人觉得有时间的话就多看看，不过精通一门脚本语言还是必须的

作者: jafeng 时间: 2013-2-19 11:54
verilog 好像多很多喔！

作者: andy2000a 时间: 2013-2-19 20:22
verilog 本來就一堆人業界
何況 synthesis 後 gate level netlist 是 verilog .run gate level還是 verilog (雖不一定須要 )
但 whole chip sim 考慮 p&r timing

不過也很多人直接用 prime time 先去卡掉 timing 問題了 .

作者: honglin23 时间: 2013-2-20 18:23
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作者: mcz1e10 时间: 2013-3-27 16:31
学了verilog不就会了sv了么

作者: glk47 时间: 2013-4-1 13:20
Xilinx 还不支持SystemVerilog. 要用SV还要用synplify综合

作者: feiyuhello 时间: 2013-4-2 09:42
@ Verilog使用范围还是很广的，但是一旦到了处理器内部比较严谨的部分，往往VHDL会比较容易让人接受。
Perl强项是文本处理，其正则表达式是极其强大的。
TCL一般用来控制流程方面的，synopsis的EDA工具也使用的TCL作为控制语言。
学会其中一种，掌握思想，再转另一种也就相对简单了。

作者: hbyu 时间: 2013-4-2 22:22
毫无疑问verilog

作者: slice 时间: 2013-4-6 22:46
回复 6# ComTTest

是的，我经常用来分析抓取的数据，有时候用来extract vhdl中的寄存器配置给CPU用，及控制编译流程

作者: chen.terry 时间: 2013-4-7 20:07
回复 10# lstarsoul
请教一下啊，如何用TCL弄波形？？？

作者: zongkai2003 时间: 2013-4-8 09:01
回复 25# chen.terry

可以看Modelsim的手册，好像可以用force语句强制某个信号，不过仿真速度不如用verilog快，简单波形还可以。

作者: lstarsoul 时间: 2013-4-12 22:56
回复 25# chen.terry

TCL语言主要不是用来产生激励波形，而更多的是用在流程控制，编译控制，仿真控制方面。
TCL也有一些简单的用来产生激励信号的语句，force ，restart，run等等，在matlab/Simulink与modelsim联合仿真时，仿真器把控制权交给了matlab/Simulink，这时就不好用testbence作为仿真平台了，因为仿真平台是matlab/Simulink了。从事通信算法以及数字信号处理方面的仿真、实现的工作时，就经常需要用到matlab/Simulink与modelsim的联合仿真。
TCL语言真正大展拳脚的地方是仿真编译流程控制，自动化仿真编译验证省去大量重复而又繁琐的人工劳动，特别是在项目规模比较大，测试用例比较多、复杂时，你就会发现TCL语言的好处了，自动化验证减少码农大量的工作时间，提高了工作效率，印证了那句话——科学技术是第一生产力！

作者: chestert 时间: 2013-4-13 14:15
verilog

作者: moshushi_xiang 时间: 2013-5-1 09:40
我觉得干数字设计的verilog很重要，sv主要可能还是验证方面，脚本必须要会。

作者: xaaa001 时间: 2013-12-29 15:59
回复 1# zongkai2003

现在基本没有人用VHDL了

作者: logilas 时间: 2014-2-16 23:04
system verilog不错，适合验证等设计

作者: logilas 时间: 2014-2-17 20:28
其实验证用system verilog更好使一些

作者: ski_db 时间: 2014-3-4 10:14
verilog，sv，perl都不能少

作者: ljobro 时间: 2014-3-13 14:57
VHDL是王道，拥有高贵血统。
verilog杂牌语言。

作者: kevin_ding 时间: 2014-6-18 21:50
如果需要就去学，因为我们有个摩尔定律了

作者: zxcvz 时间: 2014-6-21 12:27
不错，多谢

作者: polozpt 时间: 2014-6-21 12:37
回复 1# zongkai2003

看来我是非主流了。我用VHDL

作者: Holtek12 时间: 2014-7-2 20:06
SystemVerilog 拿來作驗證用途不錯.

作者: ricvadim 时间: 2014-7-4 01:56
Ok, very good.

作者: suntreekim 时间: 2014-8-13 03:47
学了更好

作者: 回忆那美 时间: 2014-8-17 16:22
硬件语言特别的重要

作者: 江南绛珠子 时间: 2014-8-17 19:08
如果有精力的话都学吧

作者: wsdsw614825303 时间: 2014-8-20 20:55
打算学第三个。

作者: Estatic进灰 时间: 2014-8-25 15:08
顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶

作者: myCollins 时间: 2014-8-26 21:23
原来还有那么多人用VHDL

作者: mazifa 时间: 2014-8-27 19:03
Verilog sv TCL perl Makefile

作者: chrischouchou 时间: 2014-8-29 09:48
sv还是学一下，建议，好多验证都要用

作者: sevid 时间: 2014-9-23 22:35
verilog 现在

作者: mfkiass 时间: 2014-9-25 23:02
systemc 和systemverilog 怎么样啊，有可综合的了么

作者: wide_road 时间: 2014-9-29 08:10
rtl 用verilog
验证用system verilog

作者: samliang510328 时间: 2014-9-30 10:42
學習!學習!

作者: gransport 时间: 2014-9-30 13:55
都学习更好、

作者: phxwings 时间: 2014-10-1 22:00
肯定是verilog用的多啊

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