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标题: 如何仿真pipelineADC中的SHA的Aperture jitter [打印本页]

作者: lxai 时间: 2012-5-14 10:13
标题: 如何仿真pipelineADC中的SHA的Aperture jitter
最近研究ADC中的SHA，但不知道如何仿真Aperture jitter？如果直接进行瞬态仿真，查看采样开关（bootstrap）时钟信号的眼图，是不是没有计入噪声，不准确？
或者是对其进行pss仿真，进行pnoise分析，得到jitter？请问大家是怎么仿真Aperture jitter，谢谢了。

作者: lxai 时间: 2012-5-15 19:50
高速ADC中的Aperture jitter应该是比较重要的指标，请高手解答下

作者: fuyibin 时间: 2012-5-15 22:49
为见过有人做pss仿真的

作者: ydhb11 时间: 2012-5-16 10:01
回复 3# fuyibin

那通过什么能仿真SHA的tj呢？貌似不通过pss，就没办法仿真噪声。

作者: ydhb11 时间: 2012-5-16 10:06
我没有仿真过这个指标，只仿真过SNDR，不过SNDR也反映不了采样抖动吧

作者: fuyibin 时间: 2012-5-16 10:08

回复 fuyibin

那通过什么能仿真SHA的tj呢？貌似不通过pss，就没办法仿真噪声。
ydhb11 发表于 2012-5-16 10:01

登录/注册后可看大图

为什么需要仿 tj？SHA的switch就几个inverter和mosfet，能引入多大jitter？
思路不正确...
jitter 是clock source 产生的，跟SHA本身有神马关系？
除了那几个inverter 和switch

作者: lonerinuestc 时间: 2012-5-16 12:54
回复 6# fuyibin

   对于pipelined ADC或者BP SIGMA DELTA而言，最重要的应用是中频采样，由于此时输入信号频率高达几百MHZ，所以此时SNR几乎完全受限于clock jitter。通常片内jitter需要做到100fs以内，而PSG低相噪信号源也要通过BPF滤波才能使得Jitter控制在50fs左右。
   片内jitter两大来源，其一是clock receiver，用于将sinwave转成pulse。其二就是那些个Inverter和BTSW了。
   jitter的仿真其实非常有必要的，主要两种方法，其一是做transient noise，然后通过eye diagram来确定。其二是做PSS和，然后做strobed pnoise，两种方法各有优缺点，transient noise按理说最准，因为其精确考虑了工作点漂移，supply bouncing之类的，但是速度慢。pss速度快，但是精度差些，并且无法考虑supply bouncing。

   我在Jitter上吃过大亏，在150MHz输入时SNR就只有70以下了。个人愚见

作者: fuyibin 时间: 2012-5-16 15:00
标题: 标题
回复 7# lonerinuestc
clock jitter对于snr当然有影响，150M/70dB的jitter limitation大概在250fs左右，在实际系统中bottle neck通常不会在S/H的switch上，而且pll送出来clk也没有这么clean的clock source

作者: lxai 时间: 2012-5-16 19:11
谢谢楼上各位。外部clock是有jitter，但是采样开关中有boostrapp电路，也会产生一定的jitter，还是应该仿真吧？大公司的手册中都有ADC 的aperture jitter指标。如果最终的jitter大于250fs，SNR岂不是要恶化？

作者: lxai 时间: 2012-5-17 16:04
回复 7# lonerinuestc

你好，我验证了transient noise 和pss+pnoise两种仿真方法：用一个100MHz的理想方波驱动3个串联的反相器，然后测量输出波形的jitter。transient noise 中noisefmax=100M，noisefmin=100K，仿真时间为20us，然后用verilogA求出标准差，sqrt(sum[(Ti-10ns)^2]/N)大约为28fs。而后又做pnoise中的jitter，频率从1Hz到100MHz，得到的结果rms 为126fs。不知道为什么差别这么大？是不是我哪里仿真设置错了？请多多指教，多谢

作者: lonerinuestc 时间: 2012-5-18 12:54
回复 10# lxai

stobed pnoise, 对你的输出波形在采样时间点进行采样，再除以斜率

作者: gaojun927 时间: 2012-5-18 13:12
这种真不知道最后是电学噪声占主导还是电源地的变化起主导。我觉得应该是后者。

作者: gaojun927 时间: 2012-5-18 13:16
回复 10# lxai

你这第一个的算法是算period jitter，但实际影响采样性能的是tie jitter。

作者: lonerinuestc 时间: 2012-5-18 13:55
回复 12# gaojun927

我个人的感觉是supply影响很大，但是在进行了Heavy heavy heavy decouple以及对电源网络damp较好控制之后，会Limit到电路噪声。反正挺玄的这东西

作者: lonerinuestc 时间: 2012-5-18 14:18
回复 12# gaojun927

前辈的签名真好。。。

作者: gaojun927 时间: 2012-5-21 09:52
回复 15# lonerinuestc

签名的内容似乎是某个哲人说的吧，我只记住了大概意思，就借了过来。

作者: dongzz201 时间: 2012-5-21 11:33
俺也想学习这个。关于RF设计分析的方法，哪位可以给个指导？或者给介绍几本参考书？
感谢

作者: lxai 时间: 2012-5-22 15:25
回复 13# gaojun927

你说的tie也叫做jee吧，但是jc和jee貌似只是一个根号2的关系。

作者: lxai 时间: 2012-5-22 15:28
回复 11# lonerinuestc

哦，我又查了些资料，jitter 也是time domain （strobed noise）的仿真，jitter的仿真结果和time domain 的是一致的。感觉transient noise 和 pnoise jitter 的仿真结果相差挺大的。

作者: gaojun927 时间: 2012-5-22 17:56
回复 18# lxai

差根号2的是period jitter 和cycle-to-cycle jitter。更严谨的说，这几个词被大家用的有些混乱，如果定义采样时刻为t(i)，采样周期就为T（i），一个变量TIE jitter是t(i)-i*T，一个变量period jitter是T(i)，另一个变量c-c jitter是T（i）-T（i-1）。

作者: eejli 时间: 2013-8-5 10:02
回复 19# lxai

我用过TRAN NOISE仿真过PLL，要仿真很长的时间才收敛。你把你的SIMULATION时间拉长10倍，结果可能就不一样了。

作者: i0977454522 时间: 2016-5-6 15:41
thnak you

作者: Andy126 时间: 2018-12-17 16:57

作者: zs1647 时间: 2019-2-22 17:00
回复 7# lonerinuestc

请问PLL时钟采样ADC，PLL的哪个jitter是最关键的？

作者: 菜菜CC 时间: 2023-11-2 14:29

lonerinuestc 发表于 2012-5-16 12:54
回复 6# fuyibin

请问眼图看到的是PkP Jitter，这对ADC采样需要考虑的RMS Jitter来说，好像比较难估算对SNR的影响？

作者: 菜菜CC 时间: 2023-11-2 14:45

lxai 发表于 2012-5-22 15:28
回复 11# lonerinuestc

哦，我又查了些资料，jitter 也是time domain （strobed noise）的仿真，jitter的 ...

这是什么意思呢？pss+pnoise仿真jitter不准确嘛？

作者: typhoon222 时间: 2025-6-4 11:49

lxai 发表于 2012-5-17 16:04
回复 7# lonerinuestc

你好，我验证了transient noise 和pss+pnoise两种仿真方法：用一个100MHz的理想方 ...

sqrt(sum[(Ti-10ns)^2]/N)这个算的是rms jitter？

作者: typhoon222 时间: 2025-6-4 11:53

gaojun927 发表于 2012-5-18 13:16
回复 10# lxai

你这第一个的算法是算period jitter，但实际影响采样性能的是tie jitter。 ...

tran仿出来按均方根定义算的，不是rms jitter么？

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