EETOP 创芯网论坛 (原名：电子顶级开发网)

标题: 资源太多，布线有问题 [打印本页]

作者: easychen 时间: 2012-5-9 09:40
标题: 资源太多，布线有问题
我现在采用Altera的EP4CE6F17C8做案子，
目前已用资源为94%，结果不做任何改动，每次编译出来的效果都不一样，
选择过速度优先，平衡和面积优先，效果都不行。
有没有办法在不换FPGA的情况下，改善这个问题呢？
请教给位了~

作者: vongy 时间: 2012-5-9 11:06
可以尝试一下先把一些大的模块用SYNPLIFY合成VQM再试试，这样时序有可能会好一些。

作者: solarwafer 时间: 2012-5-9 11:47
能改动的东西很小，举个极限的例子，你占用了120%，不换片子，能放么。

作者: lanliang 时间: 2012-5-10 10:25
优化代码

作者: easychen 时间: 2012-5-10 11:26
回复 2# vongy

木有用过~长见识了，学习一下。谢谢啦~

作者: easychen 时间: 2012-5-10 11:27
回复 3# solarwafer

可是现在只有95%，挤挤总能放下吧？换片子又要加很多银子，客户不肯噢~工程师不好当啊~

作者: timyang8292 时间: 2012-5-10 11:32
在FPGA中，布线是需要占用资源的，并且，存在利用率问题。
器件越大，利用率越低，高端器件的利用率常常才80%不到。
换工具综合能一定程度上面缓解，另外，可以选择优化的选项。
再不行，就得修改设计。

作者: easychen 时间: 2012-5-10 11:32
回复 4# lanliang

呃~理应这样，不过不简单啊~

作者: miaoxuerong 时间: 2012-5-10 12:37
优化代码，或者增加区域约束。

作者: solarwafer 时间: 2012-5-10 14:46
回复 6# easychen

你这个优化的空间很小，不能满足需求，只能换片子

作者: asyou 时间: 2012-5-10 16:44
优化都只能小打小闹，必须更改结构或是实现方法才能大量缩减资源！

作者: weizhiheng 时间: 2012-5-11 19:47
优化代码，可能的话看看能不能从原来程序中挤出点空间，但是指定很麻烦的。

作者: neptune1983 时间: 2012-5-11 22:19
确认是资源占用太多了？
ALTERA的没怎么用过，现在XILINX的大片子，走线太占用资源了，
如果片子比较大，可能是走线占用了太多，可以在面积约束上做点文章，
看能不能将比较大的时序紧的先固定下来，在一个比较好的布局的基础上将硬核资源固定位置，
再试试，多种子之类的

作者: neptune1983 时间: 2012-5-11 22:20
如果不是大面积的走线时序不满足，我认为是可以实现时序收敛的

作者: yangchao0510 时间: 2012-5-13 10:26
优化代码，或者增加区域约束

作者: kevinht 时间: 2012-5-13 11:02
回复 1# easychen

可以试下2楼的办法，找出时序及布线最关键的部分，作为模块先用synplify综合成VQM，再导入整体综合。其实习惯用synplify做整个综合感觉比quartus好用。

作者: goalyoung 时间: 2012-5-13 23:46
回复 6# easychen

悄悄跟你说声，EP4CE6跟EP4CE10是同一颗芯片，下面该怎么做你懂的。

作者: tiangua 时间: 2012-5-14 00:18
优化设计，减少资源占用量

作者: easychen 时间: 2012-5-14 08:42
回复 17# goalyoung

换了，效果居然一样……可能是时序约束的问题，小崩溃了~

作者: easychen 时间: 2012-5-14 08:44
回复 18# tiangua

优化何其困难啊~呵呵~

作者: easychen 时间: 2012-5-14 08:45
回复 16# kevinht

嗯，正在学习中~有机会要请教请教各位大牛啊~

作者: bob_haohao 时间: 2012-5-14 15:41
建议你使用synplify Premier去做综合然后使用Q2做布局布线试试，理论上要求资源利用率不能超过70%，否则的话就会严重影响性能，若是在不要求时钟频率的情况下你尅修改代码将一些路径该做多周期路径这样就可以减少资源利用率，还有就是synplify Premier中有很多优化选项你可以多做几次不同选项下的综合结果比较。希望可以帮到你。我是做应用工程师的，和你们做设计的工程师经验方面还没得比，但我熟悉软件的性能。

作者: Timme 时间: 2012-5-14 23:18
可以试试用LogicLock对各大模块在版图上限定布局区域，另外资源占用不是问题，我在Stratix3 150上资源97%照样跑500MHz（局部模块）

欢迎光临 EETOP 创芯网论坛 (原名：电子顶级开发网) (https://bbs.eetop.cn/)