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标题: PLL不能锁定到指定频率 [打印本页]

作者: wlb236485710 时间: 2012-4-27 14:23
标题: PLL不能锁定到指定频率
参考频率是5MHz，分频比时64，但是最后输出频率却只有300MHz，达不到320MHz，
请指教这是什么原因造成的？

作者: woodkey 时间: 2012-4-27 16:06
看看控制电压等于多少？

作者: scpuke 时间: 2012-4-28 13:46
1， reference确定是5M而不是4.6875MHz？

2， loop lock了么？
如果lock了——那么可能你divider设计错了，要64确做了个60的；

3，如果没有lock——那么可能你的vco最高工作频率只有300M

4，如果没有lock——也可能是vctrl某个原因被限幅了，这要看你cp与vco之间的电路接口是怎么回事。。

作者: wlb236485710 时间: 2012-4-28 18:45
回复 3# scpuke

谢谢
首先我的参考频率的确是5MHz，divider也是64 ( , 下载次数: 66 )
这是VCO的曲线
( , 下载次数: 65 )
这是VCO的控制电压的曲线，
看了下，其实PLL最后的输出频率是314MHz。这个频率合理吗？

作者: ipmsn5 时间: 2012-4-30 21:24
把UP/DN信号拿出来看一下，如果没有phase err, 就OK了

作者: xiaomahahaha 时间: 2012-5-1 12:41
很可能是你的VCO最高频率就只能这么高了！！看看锁定指示是不是OK！

作者: scpuke 时间: 2012-5-2 10:59
回复 4# wlb236485710
要320MHz，出来314MHz——当然不对了，肯定哪里出错了。
看起来VCO曲线正常从vctrl形状看锁定过程也正常，但有个疑问：10us之后感觉vctrl不干净，reference spur很大？把后面一段vctrl波形放大看清楚点，同时确定其没有问题。
还是怀疑divider和pfd这两个模块，建议仔细检查这两个模块的function
另外有人提到pfd固定相差，这个不会导致频率的偏差！频率有偏差了，相差会累积，不可能固定。仔细检查divider，有没有周期性丢掉cycle。

作者: flyawayfc 时间: 2012-5-2 11:03
VCTL得出的曲线对应的频率不是准的，是有偏差的，和ADS的HB仿真是类似的，我看VC基本已经锁定了，你对transient做DFT才是准的真正的输出频率。

作者: wlb236485710 时间: 2012-5-2 18:44
回复 7# scpuke

谢谢我看了下 10us后VCO控制电压曲线的毛刺造成refrence spur很大，如果想减小reference spur是不是应该减小PFD中的延时呢？

作者: lifusu 时间: 2012-5-2 22:05
回复 1# wlb236485710

你怎么测量输出波形的频率呢？如果是计算器，那么截取的那段应该从稳定后的时间开始算起，否则就不对了。

作者: lifusu 时间: 2012-5-2 22:06
回复 9# wlb236485710

可能是你的CP电流不匹配，或者Pfd 到达CP的脉冲信号时间不一样，可以单独拿出来仿真看看性能。

作者: wlb236485710 时间: 2012-5-3 10:00
回复 10# lifusu

谢谢关注。频率使用计算器来测量的，
不好意思，上面的PLL的输出频率弄错了，不是314MHz，而是319.5MHz，这样的话输出频率是否合理呢？

作者: lifusu 时间: 2012-5-3 10:24
回复 12# wlb236485710

输入频率和分频器不可能是理想的，所以这样的话应该是合理的

作者: wlb236485710 时间: 2012-5-3 10:27
回复 11# lifusu

我看了下pfd出来的信号到达时间是一致的，但是就是cp的mismatch比较严重，有0.22uA，是不是这个mismatch太厉害了，导致VCO的控制电压在锁定后的毛刺比较严重

作者: lifusu 时间: 2012-5-3 10:41
回复 14# wlb236485710

你充电电流多大呢？

作者: semico_ljj 时间: 2012-5-3 12:33
CP的匹配精度要1%以内

作者: wlb236485710 时间: 2012-5-3 14:27
回复 15# lifusu

( , 下载次数: 66 ) 这是锁定时的充放电电流，大概在42.6uA

作者: lifusu 时间: 2012-5-3 14:53
回复 17# wlb236485710

按照楼上说的1％，你应该达标了，呵呵，不过我觉得还有提升的空间。

作者: tianruo 时间: 2012-5-3 17:47
CP是什么结构啊？输出幅度都快railtorail了。

作者: wlb236485710 时间: 2012-5-3 18:48
回复 19# tianruo

cp是差分结构

作者: piao 时间: 2012-5-3 21:34
受教了,学些了.

作者: 何平 时间: 2014-12-30 01:06
顶起来

作者: lovlybigbear 时间: 2015-11-10 20:40
看看吧

作者: wyfchinaitlab 时间: 2016-4-11 10:14

作者: 罗伟淞 时间: 2020-5-18 18:17

wlb236485710 发表于 2012-4-28 18:45
回复 3# scpuke

你好，请问你这张vco的控制电压曲线是不是能得到vco的锁定时间，请问这张图要怎么仿真得到呢

作者: hglsy 时间: 2022-11-15 11:08

lifusu 发表于 2012-5-2 22:05
回复 1# wlb236485710

您好，想问下这个从稳定之后测量锁相环的输出频率是如何操作呢？

作者: hglsy 时间: 2022-11-15 11:09

wlb236485710 发表于 2012-5-3 10:00
回复 10# lifusu

您好，想问下这个您测量锁相环的输出频率是如何操作呢？为什么之前是314M，之后就变成319.5M了呢？

作者: 骑着小猪看夕阳 时间: 2025-4-2 10:58

ipmsn5 发表于 2012-4-30 21:24
把UP/DN信号拿出来看一下，如果没有phase err, 就OK了

请问最后锁定后，存在phase error的话，是什么导致的呢？

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