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标题: FPGA 求助 [打印本页]

作者: down_load 时间: 2011-8-15 10:39
标题: FPGA 求助
各位大虾，现在有一个设计，原来是用xilinx FPGA 来验证，现在要改为用Altera FPGA来验证
问题是现在经synplify综合后出来的netlist非常小，很多模块都被搞掉了
正常情况，netlist应该有几十M, 现在只有100多K
哪位大虾帮忙分析下原因，非常感谢

作者: gangersun 时间: 2011-8-15 10:39
这个要根据report找原因，或者根据verdi查找一下原因吧。

作者: down_load 时间: 2011-8-15 10:40
用lint工具检查过，好像没有什么时钟，复位无驱动情况

作者: falloutmx 时间: 2011-8-15 10:57
都是源码吗？有没有IP

作者: down_load 时间: 2011-8-15 13:47

都是源码吗？有没有IP
falloutmx 发表于 2011-8-15 10:57

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是源码级，altera,xilinx的memory, pll都是dummy

作者: gg9132qq 时间: 2011-8-15 22:51
看一下你的snpylify的report，有没有Pruning.......，optimizing........或者其他的，某些模块输入输出没有被使用，在snplify中是自动优化的，想你这样的你可以看一下RTL视图，确定你设计的所有模块都在，而不是只有输入之类的，很有可能输出接错了，全优化了

作者: down_load 时间: 2011-8-16 16:05
lint过，xilinx 综合后的gate level看过，altera 综合后gate level也看过
还是不明原因

作者: demonsolar 时间: 2011-8-16 16:17
贴出代码，

作者: down_load 时间: 2011-8-16 16:28

贴出代码，
demonsolar 发表于 2011-8-16 16:17

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若干M的代码呢，贴出来？

作者: demonsolar 时间: 2011-8-16 18:01
回复 9# down_load

是啊，要不怎
么解决

作者: down_load 时间: 2011-8-16 18:49

回复 down_load

是啊，要不怎
么解决
demonsolar 发表于 2011-8-16 18:01

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那宁可不解决

作者: xiaocanmeng 时间: 2011-8-17 00:54
回复 11# down_load

贴个report看看。

作者: snowinmoon 时间: 2011-8-18 15:10
你不是把xilinx的代码文件直接复制到了altera的文件夹下了吧？？还有看看是不是把altera综合工具下的选项都给去掉了

作者: gongyue1000 时间: 2011-8-18 16:02
把源代码在Quartus里进行编译

作者: down_load 时间: 2011-8-19 09:02
问题解决，谢谢

作者: gangersun 时间: 2011-8-29 09:23
能不能告诉是怎么解决的呢？

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