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标题: 数字版图如何做LVS验证 [打印本页]

作者: kinglij 时间: 2011-8-2 22:35
标题: 数字版图如何做LVS验证
本帖最后由 kinglij 于 2011-8-3 12:53 编辑

具体步骤如下：
1、用Encounter生成了gds和verilog文件
2、将gds用icfb导入，并与标准单元相merge生成了完整的版图。
3、用v2lvs命令将verilog转成cdl（v2lvs -v top.v -o top.cdl -s standard.cdl -s0 VSS -s1 VDD）
4、利用第二步生成的完整的版图和第三步产生的cdl网表做LVS
现在遇到的问题是：
1、port数完全不对。在版图里面打了上百万个lable，但是网表里只有几十个
2、nets数完全不对。网表比版图也多了几十万条
3、instance数也不对。
4、property也不对。
尝试着在版图中把没用的lable全部删掉，lvs结果显示port数一致了，但是net数还是差了几十万....

快抓狂了，片子马上就要流出去了，但是这部分lvs始终过不了，急求高手指点

作者: icfbicfb 时间: 2011-8-2 22:58
别急啊， lvs千万不能急的，有时候头脑清醒的时候做比较好，

port不应该是百万个吧， label也不一定是port，看runset对 port的描述，
如SMIC 是 metal text 层标port， TSMC 是 metal pin layer，

port对了再说，

property 这个不是特别重要，

你是opus里面能启动calibre RVE 么，可以看看具体报告时哪里匹配不上，
通常lvs netlist要改很多的，
global信号， virtual connect， runset的修改，
case比较等，

作者: kinglij 时间: 2011-8-2 23:34
回复 2# icfbicfb

谢谢仁兄哈..只是不知道具体来说netlist中会改哪些东西呢？比如你说的global，是要将VDD 和VSS作为global么？

作者: 1249068807 时间: 2011-8-3 07:47
遇到类似的问题

作者: kinglij 时间: 2011-8-3 08:32
回复 4# 1249068807

有没有好的解决方法？

作者: icfbicfb 时间: 2011-8-3 09:09
这个要具体看的，你把report 发给我看看吧，

作者: damonzhao 时间: 2011-8-3 09:19
回复 1# kinglij

先在layout上打上VDD VSS的label，然后再做LVS验证

LVS验证也可以进行ignore pin的方式处理

作者: rfid_sh 时间: 2011-8-3 10:15
回复 1# kinglij

是不是在stream in时，standard cell gds中的poly层不对？
确定一下是GT还是GP?

作者: kinglij 时间: 2011-8-3 12:41
回复 7# damonzhao

VDD 和VSS都打过的。如果ignore pin，那是不是所有的pin都会被忽略？

作者: kinglij 时间: 2011-8-3 12:42
回复 8# rfid_sh

刚查了，是GT哈

作者: kinglij 时间: 2011-8-3 12:46
回复 6# icfbicfb

不知道咋个发给你，所以直接放附件中了

作者: damonzhao 时间: 2011-8-3 13:54
不知道你导出gds的时候用的map有没有问题，看着貌似有和电源地短接的
看不到版图，没法确认

作者: icfbicfb 时间: 2011-8-3 16:04
GT 就是smic 的gate了，

作者: 以后会怎样 时间: 2011-8-3 16:26
先看一下有没有short
把short修掉会好很多

作者: rfid_sh 时间: 2011-8-3 17:27
本帖最后由 rfid_sh 于 2011-8-3 17:36 编辑

回复 10# kinglij

GP用做1.8V的nmos和pmos的poly gate

GT用做其他mos管等等

你确定你的standard cell是要用GT?

因为我们的standard cell的gds是GT，而我们需要的是1.8V的mos管，所以我们把GT改成了GP。即：stream in，然后stream out（加修改了的map文件），再stream in。

作者: aa2263910 时间: 2011-8-3 23:49
首先看下有没有*.short文件确定电源和地有没有短路
然后所有的port都要做好连接，可以写一个text文件，我不知道你是wire bond还是flip chip的芯片，wire bond最好要写个calibre读入的text文件了，这样便于修改

做lvs的顺序是先对port，再对net，最后再对一些更细的东西

我看你的报告像是smic工艺吧这个工艺VPW和VNW要做个处理我不知道你做了没有

作者: icfbicfb 时间: 2011-8-4 12:35
VDD/VSS 错了，这个当然影响大了，看电源有没有短路，开路现象

提示下：采用case 敏感比较
LVS COMPARE CASE NAMES
SOURCE CASE YES
LAYOUT CASE YES

LVS RECOGNIZE GATE NONE // 不要打开all , 管子会认成gate，比较烦，

提示用hier 比较，
calibre -hier -hcell hcell.list -lvs XXx.lvs
这样hier比较的话错在哪个cell比较清楚，而且没有bug
flat比的话有时候有点问题，

一般encounter 里面clean的话，外面肯定过，你这个是block
还没有pad，比较简单的，主要是lvs设置和spice网表的问题，

如果电源出现问题，是一开始就要去看的，影响很大，

作者: chris_li 时间: 2011-8-4 16:39
看看command file里的设定是否正确。

作者: kinglij 时间: 2011-8-5 13:20
回复 16# aa2263910

你说的太对了，就是VNW和VPW的问题。因为SMIC在对标准单元定义的时候，没有将VNW和NPW作为port引出，所以这个两个始终是浮空的。我们的做法是直接将他们改为VDD和VSS，同时将VDD和VSS做为global，现在LVS已经通过了，不知道你们是如何处理这个问题的？

另外感谢大家的帮助

作者: icfbicfb 时间: 2011-8-7 17:41
LVS COMPARE CASE NAMES
LAYOUT CASE YES
SOURCE CASE YES

作者: ICSYS 时间: 2015-4-23 13:16
LVS DRC 用什么工具做的？

作者: 李小仙儿 时间: 2015-6-18 08:48
学习了，谢谢

作者: zhou_charles 时间: 2015-12-26 16:56
如何merge standcell？

作者: ustcxiaojiu 时间: 2016-3-14 09:55
学习了学习了

作者: 18482100828 时间: 2016-9-11 15:01
学习了学习了

作者: 第三朵浮云 时间: 2017-9-11 19:23
我怎么没看到VNW VPW

作者: 刺客无痕 时间: 2017-9-12 08:57
回复 21# ICSYS

calibre

作者: 292437010 时间: 2019-3-16 11:02
图片上这个问题我出现过，原因是cal网表对应报错的几个cell没有电源和地的连接关系，打开网表，参照其它正常的cell依葫芦画瓢添加电源/地上纠结军了

作者: 筱小楠 时间: 2024-9-26 11:23
calibre应该怎么设置

作者: Eloise_111 时间: 2024-9-27 23:15
楼主有没有做过SMIC 350nm的工艺呢，同样遇到类似的问题了

看不懂LVS的报告

作者: sumit_enggr 时间: 2024-10-30 16:34
Thanks

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