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标题: 为什么电源线上的ESD 不希望有太低的holding voltage？ [打印本页]

作者: zhujihan 时间: 2011-7-16 17:47
标题: 为什么电源线上的ESD 不希望有太低的holding voltage？
从一些paper上看到。作为IO口的ESD强snap back特性以及较小的holding电压有利于降低esd触发时在器件上的功耗，但是在电压线上，一个低于电源电压的holding voltage会导致latch up或者latch up like的问题。
这里我就不清楚了，“低于电源电压的holding voltage会导致latch up或者latch up like的问题。”具体指的是什么？

有哪位大哥可以帮我解释下吗？

另外，我看到很多ESD结构mos管g s之间挂个电阻，说是可以调整snap back电压。
我知道加了电阻mos管在发生esd的时候会提前开启，通过沟道泄流
但是要发生snap back始终都是要达到漏体pn结的击穿电压，继而触发寄生晶体管才行的。所以这个snap back电压应该没有变化才对。
除非，mos开启是沟道足够大，直接通过沟道可以泄放掉全部esd能量。
你们说呢？

作者: 永远不加班 时间: 2011-7-16 20:14
当电源电压高于ESD hold电压而低于trig电压时，首先就是会漏电。其次就是I/O的电源一般都有尖刺的。尖刺电压容易使ＥＳＤ　trig. 所以ESD的holding电压必须大于电源电压。

Nmos发生snapback的电压在gate电压不同时会有变化。所以gate电阻能够微调trig电压。

作者: zhujihan 时间: 2011-7-16 21:28
回复 2# 永远不加班

谢谢回复

另外
当电源电压高于ESD hold电压而低于trig电压时，首先就是会漏电……

没有trig也会漏电？

作者: zhukh 时间: 2011-7-18 09:11
本帖最后由 zhukh 于 2011-7-18 09:16 编辑

静态的Latch-up测试分为V-type(对于电源)和I-type(对于IO)两种,电源上的过压测试(V-type)有可能触发ESD器件，一旦ESD器件被触发将电压clamp到较低的电位，芯片从外加电压源吸入电流可能将芯片烧毁。所以电源上的ESD器件的维持电压一定要高于工作电压。对于IO的测试是source或者sink100mA的电流，只要其维持电流足够高，器件就不会被触发

MOS结构的GS之间加电阻的目的是此电阻与GD之间的寄生电容形成RC耦合效应，MOS泄放ESD电流有两条路径，一条路径通过寄生BJT从bulk流过，另一条路径是通过MOS管的沟道电流，RC耦合能couple一定电压到栅极，使得沟道形成，部分电路趋于表面流过，从而降低触发电压。至于snapback电压从多少降低到多少，需要TLP测试得到IV曲线比较，如果RC耦合占主导地位，那么会看不到snapback现象，需要知道RC耦合的器件触发电压是多少

作者: zhujihan 时间: 2011-7-18 23:50
回复 4# zhukh

非常感谢。答得太全面了。

我对latch up 测试还不了解，回头自个搜索下^_^

作者: zhujihan 时间: 2011-7-19 00:52
回复 4# zhukh

"对于IO的测试是source或者sink100mA的电流，只要其维持电流足够高，器件就不会被触发"

维持电流指的是snapback中的It2？

“IO口source sink大电流不会引发芯片内部latch up，是因为IO口的esd保护将电流泄掉了。”这样说对吗？

作者: zhukh 时间: 2011-7-19 14:33
本帖最后由 zhukh 于 2011-7-19 14:35 编辑

回复 7# zhujihan

维持电流是Ihold, 也就是第一次snapback回来后的那点，It2是热击穿电流，对应的是第二次snapback的那点（对于breakdown的器件来说）或者leakage陡然增大的那点。

这样说不对。
基于breakdown来泄放ESD电流的器件有snapback的特性，从I-V plot可以看出，从器件触发到维持的这个过程很快，意味着器件从触发电流突变到维持电流的过程也很快，这两个电流不是一个数量级的。如果将器件的维持电流设计得相对合理，比如说200mA，那么在Latch-up测试中，即使灌入100mA的电流，也不会将ESD器件误触发。若设计ESD器件的时候Ih电流设计得比较低，比如说50mA，维持电压也没注意，比如低于高电平的最低值，那么在LU测试中，100mA的电流会将ESD器件触发，导致IO那端的电压拉低，IO的电平改变很可能会使得电源电流发生较大的变化，潜在Latchup的危险。

没有图，不知是否说清楚。

作者: zikelee 时间: 2011-7-19 15:27
借贴向zhukh请教，那就是说，LATCH-UP测试的目的是看sink100mA电流，看ESD是否trig，如果trig拉低I/O，那就是发生latch-up，对吗？

作者: BackEnd_CL 时间: 2011-7-19 16:19
好帖，先顶！
如果hold电压低于电源电压，那就真的“hold”住了，导致电源到地的持续大电流。

作者: zhukh 时间: 2011-7-19 19:49
回复 10# zikelee

不仅仅是对于ESD器件，IO处的buffer PMOS和NMOS的pickup间距都要受Rule的限制，不能距离太近，否则寄生的pnpn会有可能触发。core Device要求距离PAD一定距离就没有这个要求了。foundry提供的ESD_Latchup rule都有说。

作者: zikelee 时间: 2011-7-19 21:51
很感谢，也明白了这种测试的情况，但是还不明白，这种测试对应的是什么实际情况，就象HBM对应的是人体放电

作者: zhujihan 时间: 2011-7-19 23:23
回复 9# zhukh

假如sink 电流 100mA 超过了 It1 但是没有达到Ih，这个ESD不会tirg？？

这个100mA应该会导致IO口电压垒高达到Vt1才对呀，因为100mA＞It1。那也怎么会不trig呢？

作者: zhukh 时间: 2011-7-20 09:20
本帖最后由 zhukh 于 2011-7-20 10:04 编辑

回复 14# zhujihan

凭我的经验，一般的snapback从触发点到维持点的过程，一般最多还有一个点，举一个5V ESD器件的测试实例，一个器件的触发电流(It1)为3.54mA,对应的触发电压为10.9V，维持电流（Ih）为133mA，对应的维持电压为5.34V, 那么100mA对应的电压点只能估算了，在5.34~10.9V之间，如果holding电压比较低，也许此时对应的电压低于工作电压。
( , 下载次数: 156 )
当然这个是NMOS管，本身没有Latchup, 回头有空再找个低维持电压的SCR给你看

作者: 我是坦克 时间: 2011-7-23 22:42
1、漏电严重，错误的设计；
2、我也不认为是snapback的电压的变化，这是导通结构的做法吧，靠Cgd耦合，电阻上的压降，使NMOS栅电压达到导通，快速泄放电流，还有的会加个小电容与Cgd并联，我记得的是，这个导通结构是可以仿出来的。

作者: zhujihan 时间: 2011-7-25 20:41
回复 16# 我是坦克

请教漏电的原因是？esd没有被trig也会漏电吗？

另外，我想NMOS导通担任泄愤了一部分esd电流，不过snapback电压也会改变，因为VGS越高，MOS的击穿电压就越低，我想snapback电压也越低吧。。

作者: 我是坦克 时间: 2011-7-25 22:21
“一个低于电源电压的holding voltage”

如果再加正常电源电压的话，它就已经TRIG了呀。

作者: 我是坦克 时间: 2011-7-25 22:24
应该说，容易触发

作者: zhukh 时间: 2011-7-26 12:03

1、漏电严重，错误的设计；
2、 ...
我是坦克发表于 2011-7-23 22:42

登录/注册后可看大图

漏电的失效判定根据自己的要求来，nA级别可以接受的，而且与工艺有关，没有你说的那么严重。
GGNMOS，栅极接地，很简单，不是特殊器件，从设计上没有错误。

作者: zhukh 时间: 2011-7-26 12:10
在ESD情形下（比如说做TLP测试），MOS的栅极加固定电压和耦合过去的情况是不同的，对NMOS来说，栅极加固定电压只要高于阈值电压，管子肯定是开启的，这样不会存在snapback现象，测试漏电必须将栅极接到地。耦合不一样，耦合过去的栅极的电压也是瞬态，根据RC时间常数不同，如果RC值很小，也许还能看到snapback现象。

作者: zhujihan 时间: 2011-7-27 22:42

在ESD情形下（比如说做TLP测试），MOS的栅极加固定电压和耦合过去的情况是不同的，对NMOS来说，栅极加固定电 ...
zhukh 发表于 2011-7-26 12:10

登录/注册后可看大图

不愧是专家，

我可否这样理解，从典型的MOS的IV曲线上看，VGS越大，VDS的击穿电压就越小，那么发生ESD时如果MOS栅极由于有RC耦合导致略微开启，有一部分电流从沟道走，不过电流还不是很大，所以VDS还是会垒高起来，达到击穿电压，进而触发寄生NPN管，由于VGS＞0V，所以这个击穿电压会小些，相应的snapback电压也就小些了。

作者: albert_eetop 时间: 2012-7-12 10:14
回复 15# zhukh

请教：关于ESD，采用什么EDA工具进行分析？您这张图是用什么工具得到的？请推荐一些资料及工具，谢谢！
目前，设计的芯片的ESD是按foundry提供的ESD guide设计的，但达不到要求，想对设计的芯片上的ESD进行仿真分析，请教如何进行分析？

作者: zhukh 时间: 2012-7-12 17:09
回复 25# albert_eetop

如果拿不到foundry的process flow,ESD仿真是不准确的，那只是玩玩而已。一般用工艺器件仿真软件，比如Tsuprem、Medici、ISE-TCAD、 Sentaurus and Silvaco
系统级的软件现在也出来了，但是我都没用过，比如：
PathFinder
http://www.apache-da.com/company/news/press-releases/376
Mentor Graphics's product Calibre PERC
http://www.mentor.com/company/news/ic-calibre-perc-mediatek
我那张图是流片后的器件测试结果。
达不到要求得分析器件结构进行优化，这个多半是靠流片测试和经验积累

作者: pingpang0705 时间: 2015-9-25 15:01
学习！！！！

作者: zengjie 时间: 2015-9-26 20:44
标题: 标题
回复 13# zhukh
浙大ESD出来的就是有水平！哈哈！

作者: lugy1989 时间: 2015-11-27 10:49
对于power supply上的ESD保护来讲，因为power supply的驱动是很大的，所以其latch up的要求就比IO上要高，一般而言,Vh > 1.1 * 1.5 * VDD才能够保证完全Safe

作者: Elliott 时间: 2016-1-5 01:21
( , 下载次数: 257 )

作者: hellobz 时间: 2016-5-19 16:02
大神好多厉害

作者: zmt628 时间: 2016-5-22 11:15
涉及的方方面面实在太多了，还是要多学习经验哎

作者: 江湖智慧 时间: 2016-12-13 16:57
好贴赞赞赞

作者: rosettes10 时间: 2016-12-26 22:24
學習了感謝!!!

作者: power2268 时间: 2016-12-28 15:36

作者: sxb841018 时间: 2017-1-6 21:38
高手如云呐！！！

作者: 西鄙人 时间: 2017-1-13 13:18
都是大神呀！受教了

作者: 451968344 时间: 2017-5-15 14:46
回复 19# zhukh

想请教个问题：在芯片外部加旁路电容的情况下，芯片不易出现大电流现象。但是在去掉旁路电容的情况下，容易出现大电流。所以我分析是芯片的电源纹波触发了esd工作，其中Vh没设计好致使了大电流的发生，那么此时的latch-up是Vh跟芯片的正常工作电压比较还是跟纹波的尖峰进行比较？

作者: 451968344 时间: 2017-5-15 14:50
回复 19# zhukh

如果要做tlp测试，那么我现在要做的两个pin的test，一般测试的片子数要为多少，结果才可靠。测试中是用正脉冲还是负脉冲，二者有什么区别，对测试结果的tlp波形有什么影响？

作者: 紫云lyj 时间: 2017-5-15 16:33
学习了，但对ESD还是不怎么懂，有没有哪位大神有一些推荐材料的呢？

作者: cxgogogo 时间: 2017-7-17 07:59
不错的内容，谢谢大家

作者: demon0821 时间: 2017-8-19 16:09
回复 34# 451968344

你这个应该是纹波peak触发了snapback的电压，因此没有旁路电容滤波时，电流比较大。

作者: max_max 时间: 2017-8-22 23:27
Vhold电压是栓锁结构的压降,而不是电源电压,当栓锁发生的时候Vhold=VDD-VSS,增大Vhold的话,就降低了LATCHUP触发的可能,换个理解的方式就是通过钳位PNP和NPN两个发射极电压使它处于截至状态.

作者: fanbaoxia 时间: 2018-6-29 17:20
好帖，赞

作者: 微风轻行 时间: 2018-10-16 13:32
回复 26# Elliott

感谢分享，学习了！

作者: ckliu2332 时间: 2018-10-20 10:12
( , 下载次数: 95 )

作者: 刀疤李373 时间: 2018-12-17 14:46
谢谢分享！

作者: 江湖人92 时间: 2019-1-22 10:18
感谢分享学习了

作者: chengji 时间: 2019-1-31 16:36
LU更多的是负向电压/电流造成的吧？

作者: anna83 时间: 2019-3-13 10:40
好好读了下，很有收获，谢谢分享

作者: hijackerhaha 时间: 2023-5-6 20:30

ckliu2332 发表于 2018-10-20 10:12
**** 作者被禁止或删除内容自动屏蔽 ****

请问你这张图来自哪里，没看懂，2和3有啥区别？为啥2 fail， 3是OK？

作者: 优等生储昊乾 时间: 2024-7-18 15:46

Elliott 发表于 2016-1-5 01:21

hao zi liao xuexile

作者: semicl 时间: 2024-12-12 19:20
Good discussion.. thanks for posting!

作者: yangmin_luofeng 时间: 2025-4-23 15:27

zhukh 发表于 2011-7-18 09:11
静态的Latch-up测试分为V-type(对于电源)和I-type(对于IO)两种,电源上的过压测试(V-type)有可能触发ESD器件 ...

大神，您好，想继续追问一下，做电源pin 过压的latch-up测试时，加的这个电压允许超过ESD cell的Trigger电压吗？如果超过了，是不是就有可能导致ESD cell烧毁。另外，如果I/O口加正电流脉冲latch-up时，该I/O的电压钳位值（限压值）选取时，是不是也要考虑：不能超过该端口ESD cell的Trigger电压（latch-up测试时，由于其脉冲宽度比较长，如果ESD cell触发，如果电流虽然小于100mA，但可能由于时间长，有没有可能使得ESD cell产生热损坏）？对于Latch-up测试时，这个MSV电压值的设置有一些疑惑，希望得到一些专业指点，感谢！

作者: Doooux 时间: 2025-5-19 13:47
学习一下

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