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标题: 关于DC约束时钟的疑惑？ [打印本页]

作者: meijingguoyu 时间: 2010-11-16 17:10
标题: 关于DC约束时钟的疑惑？
关于DC约束时钟的疑惑？
在用DC综合RTL时，一般要对clock进行约束，比如period，duty，skew，jitter,latency, false path,fix_hold等等。
我只知道当设置clock的频率后，综合时会选择到相应driven的cell来综合电路。
但是像skew,kitter,latency等的约束对综合到底有什么影响，或者在综合里起什么作用。
因为我在看资料的时候说DC综合出来的clock是ideal的，那么是不是说综合对clock没有任何影响，没有skew，没有抖动等等。
或者说DC综合时的约束本来就是为后面的P&R准备的？
不太理解，请大侠帮吗？

作者: rencj1979 时间: 2010-11-16 17:15
同样关注

作者: meijingguoyu 时间: 2010-11-16 19:25
还望走过路过的大哥大姐们伸出援手～

作者: 小丫 时间: 2010-11-16 19:33
正因为DC综合时clock是理想的，不是一个propagated clock，所以就要加上这些条件，让这个理想的clock更像一个真实的时钟？
本来不是流氓，但是要让你更像个流氓。哈哈

作者: meijingguoyu 时间: 2010-11-17 11:17
回复 4# 小丫

请问综合时候是理想的，还是综合后是理想的？

作者: wu_xiaolin_110 时间: 2010-11-17 16:16
综合的时钟是ideal的，是说在电路的时钟线上面不插入任何的buffer和反向器，DC的软件中默认存在一个很好的时钟源。这样做的理由是：如果为时钟插入缓冲(BUFFER)之后，时钟的驱动能力会增强，而且保持时钟信号的边缘陡峭，但是这样做会使得在不同路径上出现时钟偏移，从而带来时序上的问题。因此在综合时，将clock看作是理想的时钟，禁止加缓冲。

作者: wu_xiaolin_110 时间: 2010-11-17 16:20
像skew,kitter,latency等的约束对综合到底有什么影响，或者在综合里起什么作用??
你做出来的芯片总是要用到实际中去的，加上这些条件是为了更好的模拟芯片的实际时钟。当然你的时钟是ideal的，但是为了让芯片更可靠，你总的考虑的严一点撒。让综合时生成进行mapping的时候选择的余地也小一些，不要随便一个cell就拿过来用撒

作者: wu_xiaolin_110 时间: 2010-11-17 16:22
我也是个菜鸟哈，发帖不是为了装B，只是赚点信元而已，呵呵，说错了麻烦指出来哈

作者: benjaminweber 时间: 2010-11-17 20:10
总的来说，综合的时候，时钟是idea的，是因为没有placement的信息，综合并不能很好的生成时钟树，即使综合生成了，到了后端的时候，时钟树还是要根据具体的placement信息重新做。
综合的主要目的是优化逻辑，将时钟设成ideal的时钟有助于简化逻辑优化。后端会去掉所有ideal的约束，在时钟上插入时钟树。

作者: tiger_lein 时间: 2010-11-17 22:31
回复 1# meijingguoyu

最近也在看这方面资料。。。。。你问的东西一两百字说不明白！给你发个资料自己看吧！有点懒惰请见谅。。。。
( , 下载次数: 792 )

作者: meijingguoyu 时间: 2010-11-18 11:24
谢谢楼上几位的热心回复，我基本上理解了，意思就是说：

DC中约束的clock，仅仅是让clock的环境尽量真实的模拟最终使用的环境，仅仅如此。
但是至于clock能不能驱动后续电路，在综合时是不用关心的，DC默认为clock的driven能力是足够强的。
这也正好说明了为什么后端要去做CTS的原因了。

不知道理解的对不对，请大侠们批判～

作者: meijingguoyu 时间: 2010-11-18 11:30
回复 10# tiger_lein

谢谢你哦，太热心了，好淫啊～～

作者: jun_dahai 时间: 2010-11-23 09:50
综合时，对时钟的约束，一般是按照实际情况设置：
最基本的约束，-name起个名字，-period设置工作频率，-waveform占空比，以及源点
uncertainty约束，一般也就是rise/fall/setup/hold，毕竟时钟变化是有个过程的，也存在jitter
latency约束，也就是对源端delay的相关约束
因为此时，没有实际的PR信息，也就无从谈起如何准确的做CTS了，所以一般DC时，不做CTS，把时钟信号设置为dont_touch属性，关于fix_hold也是没有多大必要的，placement之后，routing时，才fix。不排除在面积紧张，PR tools无法fix all hold violations情况下，DC做fix_hold工作

作者: yezimeyou 时间: 2010-11-24 16:13
ddddddddddd

作者: prolity 时间: 2010-11-26 14:02
KANKAN

作者: 原始逻辑 时间: 2010-12-22 20:19
xiexiefenxiang

作者: coretech 时间: 2010-12-23 13:40
wssssssssssssss

作者: 盗墓者 时间: 2011-1-14 15:17
set_clock_uncertainty
set_clock_transition
set_clcok_latency

作者: yongfenr 时间: 2011-1-17 15:33
因为DC时时钟是理想的，所以要人为的添加skew，jitter,latency等参数，使时钟模型尽可能的类似layout后的实际模型。
P&R后进行STA分析时用反提出来的时钟树做时序分析，因此不需要人为的添加skew，jitter,latency等参数。

作者: feixuelf 时间: 2011-1-19 15:56
回复 1# meijingguoyu

正是因为P&R后会有skew等，做综合时才要把这些参数加上
综合时，uncertainty=jitter+skew+si value+ocv value+margin
P&R后，uncertainty=jitter+margin

作者: laigua 时间: 2011-4-25 01:03
在DC的时钟约束处卡住了唉

作者: qw001 时间: 2011-5-19 22:45
学习了，非常好

作者: ypeiyu 时间: 2011-6-9 17:50
感谢各位强大的好心人啊受益匪浅~

作者: masaka_xlw 时间: 2011-6-10 10:58
综合时的时钟树其实是个逻辑概念，那些延时只是为了让DC更好的综合出符合实际情况的电路，所以综合时的时钟是理想的时钟，“理想”的意思是“非物理级”。
PR后的CTS才是真正的物理时钟。当然即STA中用PT做了sign-off，可能还会有OCV的问题，时钟也跑不掉。。

作者: microqian 时间: 2011-6-20 14:33
回复 10# tiger_lein

多谢提供资料参考

作者: ww6501 时间: 2011-6-27 00:01
学习了，非常感谢啊！

作者: 菜鸟宅男 时间: 2011-7-14 10:09
看看10楼的资料先

作者: ttder 时间: 2011-7-14 19:34
skew latency，在单纯的电路下，你可以不设。
这两个值和dc在timing analysis下的计算没有直接关系，只是单纯的加减而已。skew更多的被用来当做留margin的手段。latency被当做timing borrowing的手段。
transition会影响到timing analysis，需要比较谨慎。不然给pr留的余量就太悲观或者太乐观了。

作者: masaka_xlw 时间: 2011-7-22 22:44
ideal 通常更侧重“驱动能力”，当然也会影响到各种delay。但在没有BE支持的情况下，你写的clk和最后物理的clk完全是两码事，甚至你越约束，离最后结果越远。。这是ideal出来的根源

作者: estyzq 时间: 2011-8-5 13:25
回复 9# benjaminweber

我是用dc做综合的时候把时钟给设成dont network，理由是在place&route的时候会再去处理，如CTS。
另外，我感觉在综合的时候貌似没有时钟树生成，我就在edi设计的时候做了cts。。。

求指导啊

作者: 愚人ぅ林 时间: 2011-8-7 13:08
一个项目是要走全一个流程了，一个芯片的参数要求，是由各个流程来控制。我的理解是。综合主要目的是把RTL代码用标准单元来实现。（方便自动布局布线）。同时优化时序特别是setup,由于设了ideal,所以综合并没有对时钟路径做处理，不过一些约束信息还是会体现在clock文件中的，比如skew.时钟上的处理主要在PR阶段,以encounter为例，时钟树的时候可以设他的uncertainty skew，max——delay，fanout,等，做完时钟树之后，时序文件会多出一句话，set_clock_propagate，这时候分析时序时就会考虑时钟穿越的延迟、、这样子讲应该能理解吧？？？

作者: rafox 时间: 2011-8-16 00:34
pre-layoff综合没有插入时钟树CT,所以在约束文件里面的skew神马的都是设是ideal，在CTS后，时钟的skew和latency都是由EDA 自己去算的，skew+latency+margin组成clock uncertainty，用PT 或者ETS 做STA后生成一个SDF文件，反标给DC 再做下综合，不过布线后应该不会再回去了吧，现在动辄千万门的规模。。。菜鸟拿分

作者: lsgrep 时间: 2011-11-7 09:09
谢谢解惑！

作者: railway 时间: 2012-4-23 15:40
回复 10# tiger_lein

谢谢

作者: xuxiubo1982 时间: 2012-5-2 23:08
多时钟综合是比较麻烦啊的啊

作者: diana0926 时间: 2012-12-23 22:10
DC的学习很艰难啊~~

作者: fengwenfeng 时间: 2013-5-28 06:50
受教...

作者: Phirix 时间: 2013-7-2 13:09
学习了，谢谢10楼的资料

作者: fengzhepianzhou 时间: 2013-7-2 21:49
还有个作用，你可以手动先调整skew，然后看能够满足setup要求不？如果前端通过拉大skew都满足不了setup，那后端更没有戏了

作者: kakashang 时间: 2013-12-3 12:40
谢谢分享

作者: kakashang 时间: 2013-12-3 12:51
哈哈哈哈啊哈

作者: chumendemen 时间: 2014-8-18 13:10
谢谢了，又学习了

作者: yiyuan318 时间: 2014-11-26 16:29
学习了

作者: yiyuan318 时间: 2014-11-28 16:18
学习了

作者: Lover_Momo 时间: 2015-3-16 17:57
正在学习，看了收获挺多的。

作者: 曦玄 时间: 2015-3-23 11:24
谢谢楼主分享，受教

作者: tcxuan21 时间: 2015-5-18 16:35
学习了，谢谢分享

作者: tcxuan21 时间: 2015-5-18 16:38
学习了，谢谢分享

作者: yao-blueice 时间: 2016-4-22 10:30
谢谢版主

作者: xsylang11 时间: 2017-4-21 13:50
学习了，谢谢分享！

作者: mar 时间: 2020-12-1 10:06
正在学习，谢谢分享。

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