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标题: FPGA实现串行接口 RS232 [打印本页]

作者: wapoca 时间: 2009-7-10 23:31
标题: FPGA实现串行接口 RS232
串行接口(RS-232)
串行接口是连接FPGA和PC机的一种简单方式。这个项目向大家展示了如果使用FPGA来创建RS-232收发器。

( , 下载次数: 359 )
整个项目包括5个部分

RS-232接口是怎样工作的
作为标准设备，大多数的计算机都有1到2个RS-232串口。

特性
RS-232有下列特性:

使用9针的"DB-9"插头(旧式计算机使用25针的"DB-25"插头).
允许全双工的双向通讯(也就是说计算机可以在接收数据的同时发送数据).
最大可支持的传输速率为10KBytes/s.

DB-9插头
你可能已经在你的计算机背后见到过这种插头

它一共有9个引脚，但是最重要的3个引脚是:

引脚2: RxD (接收数据).
引脚3: TxD (发送数据).
引脚5: GND (地).

仅使用3跟电缆，你就可以发送和接收数据.

串行通讯
数据以每次一位的方式传输；每条线用来传输一个方向的数据。由于计算机通常至少需要若干位数据，因此数据在发送之前先“串行化”。通常是以8位数据为1组的。。先发送最低有效位，最后发送最高有效位。

异步通讯
RS-232使用异步通讯协议。也就是说数据的传输没有时钟信号。接收端必须有某种方式，使之与接收数据同步。
对于RS-232来说，是这样处理的:

串行线缆的两端事先约定好串行传输的参数（传输速度、传输格式等）
当没有数据传输的时候，发送端向数据线上发送"1"
每传输一个字节之前，发送端先发送一个"0"来表示传输已经开始。这样接收端便可以知道有数据到来了。
开始传输后，数据以约定的速度和格式传输，所以接收端可以与之同步
每次传输完成一个字节之后，都在其后发送一个停止位("1")

让我们来看看0x55是如何传输的:

0x55的二进制表示为：01010101。
但是由于先发送的是最低有效位，所以发送序列是这样的: 1-0-1-0-1-0-1-0.
下面是另外一个例子 :

传输的数据为0xC4，你能看出来吗?
从图中很难看出来所传输的数据，这也说明了事先知道传输的速率对于接收端有多么重要。

数据传输可以多快?
数据的传输速度是用波特来描述的，亦即每秒钟传输的数据位，例如1000波特表示每秒钟传输100比特的数据, 或者说每个数据位持续1毫秒。
波特率不是随意的，必须服从一定的标准，如果希望设计123456波特的RS-232接口，对不起，你很不幸运，这是不行的。常用的串行传输速率值包括以下几种：

1200 波特.
9600 波特.
38400 波特.
115200 波特 (通常情况下是你可以使用的最高速度).

在115200 波特传输速度下, 每位数据持续 (1/115200) = 8.7μs. 如果传输8位数据,共持续 8 x 8.7μs = 69μs。但是每个字节的传输又要求额外的“开始位”和“停止位”,所以实际上需要花费10 x 8.7μs = 87μs的时间。最大的有效数据传输率只能达到 11.5KBytes每秒。
在115200 波特传输速度下,一些使用了不好的芯片的计算机要求一个长的停止位(1.5或2位数据的长度)，这使得最大传输速度降到大约10.5KBytes每秒

物理层
电缆上的信号使用正负电压的机制:

"1" 用 -10V 的电压表示(或者在 -5V 与 -15V之间的电压).
"0" 用 +10V 的电压表示(或者在 5V 与 15V之间的电压).

所以没有数据传输的电缆上的电压应该为-10V或-5到-10之间的某个电压。

波特率发生器
这里我们使用串行连接的最大速度115200波特，其他较慢的波特也很容易由此产生。
FPGA通常运行在远高于115200Hz的时钟频率上（对于今天的标准的来说RS-232真是太慢了），这就意味着我们需要用一个较高的时钟来分频产生尽量接近于115200Hz的时钟信号。
从1.8432MHz的时钟产生
通常RS-232芯片使用1.8432MHz的时钟，以为这个时钟很容易产生标准的波特率，所以我们假设已经拥有了一个这样的时钟源。
只需要将 1.8432MHz 16分频便可得到 115200Hz的时钟，多方便啊！
reg [3:0] BaudDivCnt;
always @(posedge clk) BaudDivCnt <= BaudDivCnt + 1;
wire BaudTick = (BaudDivCnt==15);
所以 "BaudTick" 每16个时钟周期需要置位一次，从而从1.8432MHz的时钟得到115200Hz的时钟。

从任意频率产生
早期的发生器假设使用1.8432MHz的时钟。但如果我们使用2MHz的时钟怎么办呢？要从2MHz的时钟得到 115200Hz，需要将时钟 "17.361111111..." 分频，并不是一个整数。我的解决办法是有时候17分频，有时候18分频，使得整体的分频比保持在 "17.361111111"。这是很容易做到的。
下面是实现这个想法的C语言代码:
while(1) // 死循环
{
acc += 115200;
if(acc >=2000000) printf("*"); else printf(" ");
acc %= 2000000;
}
这段代码会精确的以平均每 "17.361111111..." 个时钟间隔打印出一个"*"。
为了从FPGA得到同样的效果，考虑到串行接口可以容忍一定的波特率误差，所以即使我们使用17.3或者17.4这样的分频比也是没有关系的。

FPGA波特率发生器
我们希望2000000是2的整数幂，但很可惜，它不是。所以我们改变分频比，"2000000/115200" 约等于 "1024/59" = 17.356. 这跟我们要求的分频比很接近，并且使得在FPGA上实现起来相当有效。
//10 位的累加器 ([9:0]), 1位进位输出 ([10])
reg [10:0] acc; //一共11位!
always @(posedge clk)
acc <= acc[9:0] + 59; //我们使用上一次结果的低10位，但是保留11位结果
wire BaudTick = acc[10]; //第11位作为进位输出
使用 2MHz 时钟, "BaudTick" 为 115234 波特, 跟理想的115200波特存在 0.03% 的误差。

参数化的FPGA波特率发生器
前面的设计我们使用的是10位的累加器，如果时钟频率提高的话，需要更多的位数。
下面是一个使用 25MHz 时钟和 16 位累加器的设计，该设计是参数化的，所以很容易根据具体情况修改。
parameter ClkFrequency = 25000000; // 25MHz
parameter Baud = 115200;
parameter BaudGeneratorAccWidth = 16;
parameter BaudGeneratorInc = (Baud<<BaudGeneratorAccWidth)/ClkFrequency;
reg [BaudGeneratorAccWidth:0] BaudGeneratorAcc;
always @(posedge clk)
BaudGeneratorAcc <= BaudGeneratorAcc[BaudGeneratorAccWidth-1:0] + BaudGeneratorInc;
wire BaudTick = BaudGeneratorAcc[BaudGeneratorAccWidth];
上面的设计中存在一个错误: "BaudGeneratorInc"的计算是错误的, 因为 Verilog 使用 32 位的默认结果, 但实际计算过程中的某些数据超过了32位，所以改变一种计算方法。
parameter BaudGeneratorInc = ((Baud<<(BaudGeneratorAccWidth-4))+(ClkFrequency>>5))/(ClkFrequency>>4);
这行程序也使得结果成为整数，从而避免截断。
这就是整个的设计方法了。
现在我们已经得到了足够精确的波特率，可以继续设计串行接收和发送模块了。
RS-232发送模块
下面是我们所想要实现的:

它应该能像这样工作:

发送器接收8位的数据，并将其串行输出。("TxD_start"置位后开始传输).
当有数传输的时候，使"busy"信号有效，此时“TxD_start”信号被忽略.

RS-232模块的参数是固定的: 8位数据, 2个停止位, 无奇偶校验.

数据串行化
假设我们已经有了一个115200波特的"BaudTick"信号.
我们需要产生开始位、8位数据以及停止位。
用状态机来实现看起来比较合适。
reg [3:0] state;
always @(posedge clk)
case(state)
4'b0000: if(TxD_start) state <= 4'b0100;
4'b0100: if(BaudTick) state <= 4'b1000; // 开始位
4'b1000: if(BaudTick) state <= 4'b1001; // bit 0
4'b1001: if(BaudTick) state <= 4'b1010; // bit 1
4'b1010: if(BaudTick) state <= 4'b1011; // bit 2
4'b1011: if(BaudTick) state <= 4'b1100; // bit 3
4'b1100: if(BaudTick) state <= 4'b1101; // bit 4
4'b1101: if(BaudTick) state <= 4'b1110; // bit 5
4'b1110: if(BaudTick) state <= 4'b1111; // bit 6
4'b1111: if(BaudTick) state <= 4'b0001; // bit 7
4'b0001: if(BaudTick) state <= 4'b0010; // 停止位1
4'b0010: if(BaudTick) state <= 4'b0000; // 停止位2
default: if(BaudTick) state <= 4'b0000;
endcase
注意看这个状态机是怎样实现当"TxD_start"有效就开始,但只在"BaudTick"有效的时候才转换状态的。.
现在，我们只需要产生"TxD"输出即可.
reg muxbit;
always @(state[2:0])
case(state[2:0])
0: muxbit <= TxD_data[0];
1: muxbit <= TxD_data[1];
2: muxbit <= TxD_data[2];
3: muxbit <= TxD_data[3];
4: muxbit <= TxD_data[4];
5: muxbit <= TxD_data[5];
6: muxbit <= TxD_data[6];
7: muxbit <= TxD_data[7];
endcase
//将开始位、数据以及停止位结合起来
assign TxD = (state<4) | (state[3] & muxbit);
RS232接收模块
下面是我们想要实现的模块:

我们的设计目的是这样的：
   1.当RxD线上有数据时，接收模块负责识别RxD线上的数据
   2.当收到一个字节的数据时，锁存接收到的数据到"data"总线，并使"data_ready"有效一个周期。
注意：只有当"data_ready"有效时，"data"总线的数据才有效，其他的时间里不要使用"data"总线上的数据，因为新的数据可能已经改变了其中的部分数据。
过采样
异步接收机必须通过一定的机制与接收到的输入信号同步（接收端没有办法得到发送断的时钟）。这里采用如下办法。
   1.为了确定新数据的到来，即检测开始位，我们使用几倍于波特率的采样时钟对接收到的信号进行采样。
   2.一旦检测到"开始位"，再将采样时钟频率降为已知的发送端的波特率。
典型的过采样时钟频率为接收到的信号的波特率的16倍，这里我们使用8倍的采样时钟。当波特率为115200时，采样时钟为921600Hz。
假设我们已经有了一个8倍于波特率的时钟信号 "Baud8Tick"，其频率为 921600Hz。

具体设计
首先，接受到的"RxD"信号与我们的时钟没有任何关系，所以采用两个D触发器对其进行过采样，并且使之我我们的时钟同步。
reg [1:0] RxD_sync;
always @(posedge clk) if(Baud8Tick) RxD_sync <= {RxD_sync[0], RxD};
首先我们对接收到的数据进行滤波，这样可以防止毛刺信号被误认为是开始信号。
reg [1:0] RxD_cnt;
reg RxD_bit;
always @(posedge clk)
if(Baud8Tick)
begin
  if(RxD_sync[1] && RxD_cnt!=2'b11) RxD_cnt <= RxD_cnt + 1;
  else
  if(~RxD_sync[1] && RxD_cnt!=2'b00) RxD_cnt <= RxD_cnt - 1;
  if(RxD_cnt==2'b00) RxD_bit <= 0;
  else
  if(RxD_cnt==2'b11) RxD_bit <= 1;
end
一旦检测到"开始位"，使用如下的状态机可以检测出接收到每一位数据。
reg [3:0] state;
always @(posedge clk)
if(Baud8Tick)
case(state)
  4'b0000: if(~RxD_bit) state <= 4'b1000; // start bit found?
  4'b1000: if(next_bit) state <= 4'b1001; // bit 0
  4'b1001: if(next_bit) state <= 4'b1010; // bit 1
  4'b1010: if(next_bit) state <= 4'b1011; // bit 2
  4'b1011: if(next_bit) state <= 4'b1100; // bit 3
  4'b1100: if(next_bit) state <= 4'b1101; // bit 4
  4'b1101: if(next_bit) state <= 4'b1110; // bit 5
  4'b1110: if(next_bit) state <= 4'b1111; // bit 6
  4'b1111: if(next_bit) state <= 4'b0001; // bit 7
  4'b0001: if(next_bit) state <= 4'b0000; // stop bit
  default: state <= 4'b0000;
endcase
注意，我们使用了"next_bit" 来遍历所有数据位。
reg [2:0] bit_spacing;
always @(posedge clk)
if(state==0)
  bit_spacing <= 0;
else
if(Baud8Tick)
  bit_spacing <= bit_spacing + 1;
wire next_bit = (bit_spacing==7);
最后我们使用一个移位寄存器来存储接受到的数据。
reg [7:0] RxD_data;
always @(posedge clk) if(Baud8Tick && next_bit && state[3]) RxD_data <= {RxD_bit, RxD_data[7:1]};
怎样使用发送和接收模块
这个设计似的我们可以通过计算机的串行口来控制FPGA的几个引脚。
具体来说，该设计完成以下功能。
1. 将FPGA的8个引脚作为输出（称为“通用输出”）。 FPGA收到任何数据时都会更新这8个GPout 的值。
2. 将FPGA的8个引脚作为输入（称为“通用输入”）。FPGA收到仁厚数据后，都会将GPin上的数值通过串行口发送出去。
通用输出可以用来通过计算机远程控制任何东西，例如FPGA板上的LED，甚至可以再添加一个继电器来控制咖啡机。
module serialfun(clk, RxD, TxD, GPout, GPin);
input clk;
input RxD;
output TxD;
output [7:0] GPout;
input [7:0] GPin;
///////////////////////////////////////////////////
wire RxD_data_ready;
wire [7:0] RxD_data;
async_receiver deserializer(.clk(clk), .RxD(RxD), .RxD_data_ready(RxD_data_ready), .RxD_data(RxD_data));
reg [7:0] GPout;
always @(posedge clk) if(RxD_data_ready) GPout <= RxD_data;
///////////////////////////////////////////////////
async_transmitter serializer(.clk(clk), .TxD(TxD), .TxD_start(RxD_data_ready), .TxD_data(GPin));
endmodule
记得包含异步发送和接收模块的设计文件，并更新里面的时钟频率。

作者: wapoca 时间: 2009-7-10 23:35
FPGA与PC串口自收发通信

FPGA与PC串口自收发通信

串口通信其实简单实用，这里我就不多说，只把自己动手写的verilog代码共享下。实现的功能如题，就是FPGA里实现从PC接收数据，然后把接收到的数据发回去。使用的是串口UART协议进行收发数据。上位机用的是老得掉牙的串口调试助手，如下：

发送数据的波特率可选9600bps,19200bps,38400bps,57600bps,115200bps等，是可调的。发送格式为：1bit起始位，8bit数据，1bit停止位，无校验位。以下的代码有比较详细的注释，经过下载验证，存在误码率（<5%），仅供学习！
代码如下：
（顶层模块）：
module my_uart_top(clk,rst_n,rs232_rx,rs232_tx);

input clk;
// 50MHz主时钟
input rst_n;
//低电平复位信号
input rs232_rx;
// RS232接收数据信号
output rs232_tx;
//
RS232发送数据信号

wire bps_start;
//接收到数据后，波特率时钟启动信号置位
wire clk_bps;
// clk_bps的高电平为接收或者发送数据位的中间采样点
wire[7:0] rx_data;
//接收数据寄存器，保存直至下一个数据来到
wire rx_int;
//接收数据中断信号,接收到数据期间始终为高电平
//----------------------------------------------------
speed_select
speed_select(
.clk(clk),
//波特率选择模块，接收和发送模块复用，不支持全双工通信

.rst_n(rst_n),

.bps_start(bps_start),

.clk_bps(clk_bps)

);

my_uart_rx
my_uart_rx(
.clk(clk),
//接收数据模块

.rst_n(rst_n),

.rs232_rx(rs232_rx),

.clk_bps(clk_bps),

.bps_start(bps_start),

.rx_data(rx_data),

.rx_int(rx_int)

);

my_uart_tx
my_uart_tx(
.clk(clk),
//发送数据模块

.rst_n(rst_n),

.clk_bps(clk_bps),

.rx_data(rx_data),

.rx_int(rx_int),

.rs232_tx(rs232_tx),

.bps_start(bps_start)

);

endmodule

module speed_select(clk,rst_n,bps_start,clk_bps);

input clk;
// 50MHz主时钟
input rst_n;
//低电平复位信号
input bps_start;
//接收到数据后，波特率时钟启动信号置位
output clk_bps;
// clk_bps的高电平为接收或者发送数据位的中间采样点

parameter
bps9600
= 5207,
//波特率为9600bps

bps19200
= 2603,
//波特率为19200bps

bps38400
= 1301,
//波特率为38400bps

bps57600
= 867,
//波特率为57600bps

bps115200
= 433;
//波特率为115200bps

parameter
bps9600_2
= 2603,

bps19200_2
= 1301,

bps38400_2
= 650,

bps57600_2
= 433,

bps115200_2 = 216;

reg[12:0] bps_para;
//分频计数最大值
reg[12:0] bps_para_2;
//分频计数的一半
reg[12:0] cnt;
//分频计数
reg clk_bps_r;
//波特率时钟寄存器

//----------------------------------------------------------
reg[2:0] uart_ctrl;
// uart波特率选择寄存器
//----------------------------------------------------------

always @ (posedge clk or negedge rst_n) begin

if(!rst_n) begin

uart_ctrl <= 3'd0;
//默认波特率为9600bps

end

else begin

case (uart_ctrl)
//波特率设置

3'd0:
begin

bps_para <= bps9600;

bps_para_2 <= bps9600_2;

end

3'd1:
begin

bps_para <= bps19200;

bps_para_2 <= bps19200_2;

end

3'd2:
begin

bps_para <= bps38400;

bps_para_2 <= bps38400_2;

end

3'd3:
begin

bps_para <= bps57600;

bps_para_2 <= bps57600_2;

end

3'd4:
begin

bps_para <= bps115200;

bps_para_2 <= bps115200_2;

end

default: ;

endcase

end
end

always @ (posedge clk or negedge rst_n)

if(!rst_n) cnt <= 13'd0;

else if(cnt<bps_para && bps_start) cnt <= cnt+1'b1;
//波特率时钟计数启动

else cnt <= 13'd0;

always @ (posedge clk or negedge rst_n)

if(!rst_n) clk_bps_r <= 1'b0;

else if(cnt==bps_para_2 && bps_start) clk_bps_r <= 1'b1;
// clk_bps_r高电平为接收或者发送数据位的中间采样点

else clk_bps_r <= 1'b0;

assign clk_bps = clk_bps_r;

endmodule

module my_uart_rx(clk,rst_n,rs232_rx,clk_bps,bps_start,rx_data,rx_int);

input clk;
// 50MHz主时钟
input rst_n;
//低电平复位信号
input rs232_rx;
// RS232接收数据信号
input clk_bps;
// clk_bps的高电平为接收或者发送数据位的中间采样点
output bps_start;
//接收到数据后，波特率时钟启动信号置位
output[7:0] rx_data;
//接收数据寄存器，保存直至下一个数据来到
output rx_int;
//接收数据中断信号,接收到数据期间始终为高电平

//----------------------------------------------------------------
reg rs232_rx0,rs232_rx1,rs232_rx2;
//接收数据寄存器，滤波用
wire neg_rs232_rx;
//表示数据线接收到下降沿

always @ (posedge clk or negedge rst_n) begin

if(!rst_n) begin

rs232_rx0 <= 1'b1;

rs232_rx1 <= 1'b1;

rs232_rx2 <= 1'b1;

end

else begin

rs232_rx0 <= rs232_rx;

rs232_rx1 <= rs232_rx0;

rs232_rx2 <= rs232_rx1;

end
end

assign neg_rs232_rx = rs232_rx2 & ~rs232_rx1;
//接收到下降沿后neg_rs232_rx置高一个时钟周期

//----------------------------------------------------------------
reg bps_start_r;
reg[3:0]
num;
//移位次数
reg rx_int;
//接收数据中断信号,接收到数据期间始终为高电平

always @ (posedge clk or negedge rst_n) begin

if(!rst_n) begin

bps_start_r <= 1'bz;

rx_int <= 1'b0;

end

else if(neg_rs232_rx) begin

bps_start_r <= 1'b1;
//启动接收数据

rx_int <= 1'b1;
//接收数据中断信号使能

end

else if(num==4'd12) begin

bps_start_r <= 1'bz;
//数据接收完毕

rx_int <= 1'b0;
//接收数据中断信号关闭

end
end

assign bps_start = bps_start_r;

//----------------------------------------------------------------
reg[7:0] rx_data_r;
//接收数据寄存器，保存直至下一个数据来到
//----------------------------------------------------------------

reg[7:0]
rx_temp_data;
//但前接收数据寄存器
reg rx_data_shift;
//数据移位标志

always @ (posedge clk or negedge rst_n) begin

if(!rst_n) begin

rx_data_shift <= 1'b0;

rx_temp_data <= 8'd0;

num <= 4'd0;

rx_data_r <= 8'd0;

end

else if(rx_int) begin
//接收数据处理

if(clk_bps) begin
//读取并保存数据,接收数据为一个起始位，8bit数据，一个结束位

rx_data_shift <= 1'b1;

num <= num+1'b1;

if(num<=4'd8) rx_temp_data[7] <= rs232_rx;
//锁存9bit（1bit起始位，8bit数据）

end

else if(rx_data_shift) begin
//数据移位处理

rx_data_shift <= 1'b0;

if(num<=4'd8) rx_temp_data <= rx_temp_data >> 1'b1;
//移位8次，第1bit起始位移除，剩下8bit正好时接收数据

else if(num==4'd12) begin

num <= 4'd0;
//接收到STOP位后结束,num清零

rx_data_r <= rx_temp_data;
//把数据锁存到数据寄存器rx_data中

end

end

end
end

assign rx_data = rx_data_r;

endmodule

module my_uart_tx(clk,rst_n,clk_bps,rx_data,rx_int,rs232_tx,bps_start);

input clk;
// 50MHz主时钟
input rst_n;
//低电平复位信号
input clk_bps;
// clk_bps的高电平为接收或者发送数据位的中间采样点
input[7:0] rx_data;
//接收数据寄存器
input rx_int;
//接收数据中断信号,接收到数据期间始终为高电平,在次利用它的下降沿来启动发送数据
output rs232_tx;
// RS232发送数据信号
output bps_start;
//接收或者要发送数据，波特率时钟启动信号置位

//---------------------------------------------------------
reg rx_int0,rx_int1,rx_int2;
//rx_int信号寄存器，捕捉下降沿滤波用
wire neg_rx_int;
// rx_int下降沿标志位

always @ (posedge clk or negedge rst_n) begin

if(!rst_n) begin

rx_int0 <= 1'b0;

rx_int1 <= 1'b0;

rx_int2 <= 1'b0;

end

else begin

rx_int0 <= rx_int;

rx_int1 <= rx_int0;

rx_int2 <= rx_int1;

end
end

assign neg_rx_int =
~rx_int1 & rx_int2;
//捕捉到下降沿后，neg_rx_int拉地保持一个主时钟周期

//---------------------------------------------------------
reg[7:0] tx_data;
//待发送数据的寄存器
//---------------------------------------------------------
reg bps_start_r;
reg tx_en;
//发送数据使能信号，高有效
reg[3:0] num;

always @ (posedge clk or negedge rst_n) begin

if(!rst_n) begin

bps_start_r <= 1'bz;

tx_en <= 1'b0;

tx_data <= 8'd0;

end

else if(neg_rx_int) begin
//接收数据完毕，准备把接收到的数据发回去

bps_start_r <= 1'b1;

tx_data <= rx_data;
//把接收到的数据存入发送数据寄存器

tx_en <= 1'b1;
//进入发送数据状态中

end

else if(num==4'd11) begin
//数据发送完成，复位

bps_start_r <= 1'bz;

tx_en <= 1'b0;

end
end

assign bps_start = bps_start_r;

//---------------------------------------------------------
reg rs232_tx_r;

always @ (posedge clk or negedge rst_n) begin

if(!rst_n) begin

num <= 4'd0;

rs232_tx_r <= 1'b1;

end

else if(tx_en) begin

if(clk_bps)
begin

num <= num+1'b1;

case (num)

4'd0:
rs232_tx_r <= 1'b0;
//发送起始位

4'd1:
rs232_tx_r <= tx_data[0];
//发送bit0

4'd2:
rs232_tx_r <= tx_data[1];
//发送bit1

4'd3: rs232_tx_r <= tx_data[2];
//发送bit2

4'd4: rs232_tx_r <= tx_data[3];
//发送bit3

4'd5: rs232_tx_r <= tx_data[4];
//发送bit4

4'd6: rs232_tx_r <= tx_data[5];
//发送bit5

4'd7:
rs232_tx_r <= tx_data[6];
//发送bit6

4'd8: rs232_tx_r <= tx_data[7];
//发送bit7

4'd9: rs232_tx_r <= 1'b0;
//发送结束位

default: rs232_tx_r <= 1'b1;

endcase

end

else if(num==4'd11) num <= 4'd0;
//复位

end
end

assign rs232_tx = rs232_tx_r;

endmodule

作者: lixqing 时间: 2009-7-11 05:47
Thanks a lot.

作者: wapoca 时间: 2009-7-11 11:26
http://www.eenote.com/fpga-cpld/rs232-fpga/

作者: ID2007 时间: 2009-7-12 12:07
不错，下载看看，谢谢

作者: wapoca 时间: 2009-7-12 22:09
Serial.rar

[ 本帖最后由 wapoca 于 2009-7-17 18:06 编辑 ]

作者: brucel 时间: 2009-7-13 16:27
Thanks a lot

作者: qlengyu 时间: 2009-8-8 12:18
好人啊。。。。。。

作者: johnsonlee0202 时间: 2009-8-8 12:21
真是详细啊，谢谢啦

作者: zhuyfaneda 时间: 2009-8-31 11:20
好东东谢谢分享

作者: amin2008 时间: 2009-8-31 22:19
不错谢楼主

作者: magic_zpf 时间: 2009-9-3 08:49
多谢多谢

作者: wydking 时间: 2009-9-4 08:45
我正需要这个东西，很好谢谢

作者: walle2 时间: 2009-9-5 12:19
很好很强大！谢谢！

作者: forward1010 时间: 2009-11-5 21:14
thanks a lot
1# wapoca

作者: wyj_whu 时间: 2009-11-15 11:52
很详细~谢谢了！

作者: zjx033 时间: 2009-11-15 15:20
ding a

作者: zjx033 时间: 2009-11-15 15:21
狂顶一个！！！！！！！

作者: bihumanbu123 时间: 2009-12-4 15:06
谢谢楼主

作者: bihumanbu123 时间: 2009-12-4 15:09
谢谢楼主

作者: guowei018 时间: 2010-1-3 12:48
好啊，谢谢！！！！！！！！！11

作者: oyueyueniao 时间: 2010-3-30 21:16
10# johnsonlee0202
顶，好东西

作者: songdj 时间: 2010-3-30 21:54
好东西啊

作者: hcyzwc 时间: 2010-4-9 09:29
不错，顶一个

作者: hcyzwc 时间: 2010-4-9 09:32
购详细

作者: hcyzwc 时间: 2010-4-9 09:35
好人啊～

作者: zwx_wf 时间: 2010-4-9 18:33

作者: zwx_wf 时间: 2010-4-9 18:34

作者: 万夫长 时间: 2010-4-10 20:05
好东西收了

作者: blackpeace 时间: 2010-4-15 15:36
1# wapoca 好东西

作者: hodon 时间: 2010-4-19 11:00
很好很详细！

作者: 飘拂 时间: 2010-4-19 15:29
不错，顶一个~~~

作者: eaglelsb 时间: 2010-4-19 21:38
看起来不错，

作者: hodon 时间: 2010-4-20 20:29
谢谢分享

作者: hodon 时间: 2010-4-20 20:30
这个下载还挺麻烦

作者: junchuanshizi 时间: 2010-4-22 00:41
非常感谢楼主，很是详细，可惜不是VHDL的，呵呵

作者: lzp_k2 时间: 2010-5-12 20:48
很详细，学习中，学习完了交流，楼主好人，赞一个!

作者: lzp_k2 时间: 2010-5-12 20:51
已经下载！

作者: youlia 时间: 2010-5-14 13:20
马克我正要写个串口呢是九线的吗

作者: qian123 时间: 2010-5-20 11:08
非常感谢楼主，很是详细

作者: qingshanqiaocun 时间: 2010-7-20 12:01
这个才是最经典的，号啊

作者: xiuxi 时间: 2010-8-25 09:12
谢谢，很实用

作者: wsj0312 时间: 2010-9-14 16:50
楼主好人，谢谢！

作者: ayamitek 时间: 2010-9-14 17:57
thanks

作者: ranyq1143 时间: 2010-9-25 17:29
回复 1# wapoca
谢谢，下一个

作者: tyhwrmy 时间: 2010-10-15 13:02
回复 3# lixqing

楼主，你的代码我都明白。但我很困惑的是，RS232是只能用串口调试助手来调试吗？就是串口调试助手发送数据，实验平台接收，然后实验平台发送数据串口调试助手接收。
不可以实验平台自己发送并行数据，再将最后输出的并行结果在实验平台上显示出来吗？很困惑，希望帮忙解答一下。。。。很感激

作者: tyhwrmy 时间: 2010-10-15 13:19
回复 1# wapoca

我好想对这个实现的功能还有上位机和下位机的概念还不是特别清楚，楼主能否赐教？很感激！！

作者: waljj 时间: 2010-11-1 10:20
世界有你们更精彩。。。。哦也

作者: KG23 时间: 2010-11-1 15:53
ganxie louzhu

作者: alexpanait 时间: 2010-11-2 02:42
eetop is the best community.

作者: 勇气号 时间: 2010-11-23 13:38
楼主有几年FPGA经验？

作者: sea_83 时间: 2011-1-11 16:15
好东西谢谢分享

作者: yipee123 时间: 2011-2-9 15:50
谢谢楼主

作者: oceanpie 时间: 2011-2-20 10:16
正好需要非常感谢分享

作者: hui3462 时间: 2011-2-20 11:51
这个真不错哈

作者: yipee123 时间: 2011-3-7 19:15
谢谢楼主先看一下

作者: anonymous_es 时间: 2011-8-16 01:02
楼主分享的好详细
感谢分享

作者: coppolaqb 时间: 2011-11-10 01:18
xiexie la ,

作者: relongge 时间: 2011-11-26 14:52
en ,开始学习下

作者: bld 时间: 2012-1-30 09:59
正好需要用到这个，谢谢楼主分享！！！

作者: delphi2008 时间: 2012-1-30 10:02
回复 10# johnsonlee0202

feichangganxie!

作者: delphi2008 时间: 2012-1-30 10:04
回复 62# delphi2008

feichangganxie!

作者: delphi2008 时间: 2012-1-30 10:06
回复 63# delphi2008

feichangganxie!

作者: delphi2008 时间: 2012-1-30 10:10
feichangganxie!

作者: delphi2008 时间: 2012-1-30 10:44
feichangganxie!

作者: delphi2008 时间: 2012-1-30 10:48
回复 68# delphi2008

作者: cdzhaoh 时间: 2012-1-30 11:21
这种应用比较少见

作者: mk_selena 时间: 2012-1-30 12:24
真是详细啊，谢谢啦

作者: SKILLER 时间: 2012-1-30 14:02
挺完善的

作者: zljcef1412 时间: 2012-3-23 14:05
感谢分享，十分详细，受用牞

作者: 醉恋秋枫 时间: 2012-4-21 10:41
真是详细啊，谢谢啦！

作者: iooiniu 时间: 2012-5-16 21:02
CCCCCCCCCCCCCCCCCCCCCCCCCC

作者: xxiaofeng 时间: 2012-6-14 10:27
谢谢楼主分享

作者: xxiaofeng 时间: 2012-6-14 10:28
谢谢楼主分享

作者: xxiaofeng 时间: 2012-6-15 16:20
谢谢楼主分享

作者: zoufudun 时间: 2013-4-15 10:14
非常的不错啊

作者: jerrycao 时间: 2013-4-15 11:25
very good RS232 materials

作者: 罗高樵 时间: 2013-4-15 13:11
好帖，顶一个

作者: loaldimmer 时间: 2013-4-19 08:42
good job ~~~

作者: mingtian2010 时间: 2013-4-19 09:00
非常实用的文章，串口在调试中作用巨大

作者: luei1987kg 时间: 2013-6-13 20:28
谢谢分享，顶顶顶顶顶顶顶

作者: zhaohaixv168 时间: 2013-6-17 13:27
好人呐

作者: zjixxw 时间: 2013-10-11 15:36
好人啊。。。。。。

作者: zch74 时间: 2013-10-28 11:23
真是详细啊，谢谢啦,最后一个包怎么下不了

作者: fatghost 时间: 2013-11-11 22:12
回复 1# wapoca

真是详细啊，谢谢啦

作者: matthewyeh 时间: 2013-11-12 07:42
很不错的学习例程，谢谢分享！

作者: quan900722 时间: 2013-11-20 19:19
研究看看不错 !!

作者: suk_jin 时间: 2013-12-5 10:45
参数化的FPGA波特率发生器应该是有问题的

作者: 大鹏飞 时间: 2014-1-17 18:52
不错，最近也在搞，

作者: shuisxians 时间: 2014-5-5 10:30
感谢分享！

作者: dreamfly123123 时间: 2014-5-8 22:22
SystemVerilog Assertions Handbook for Formal and Dynamic Verification

作者: zzy200508513 时间: 2014-5-13 23:49
不错，谢谢了

作者: xmssy_zte 时间: 2014-5-14 08:18
详细的实现，多谢了

作者: whut_jin 时间: 2014-5-16 11:17
赞激光

作者: moneymos 时间: 2014-5-16 14:01
感謝收下了

作者: 忧道僧 时间: 2014-5-16 16:51
帮顶多谢

作者: lunmag 时间: 2014-5-20 22:49
谢谢，很详细

作者: 忧道僧 时间: 2014-5-21 17:54
谢谢分享

作者: ywapdy 时间: 2014-5-29 13:45
好资料，谢谢楼主了！

作者: 辉泰狼的奋斗 时间: 2014-6-10 15:18
楼主有没有其他方面的接口资料，能和你这个一样的齐全、有注释就好了，正在学习这写接口

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