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【工艺篇】CMOS制造流程

已有 137 次阅读| 2025-11-3 16:14 |个人分类:工艺|系统分类:芯片设计| 工艺

在上一篇文章中，我们俯瞰了半导体工艺的全景。今天，让我们化身“微观世界的建筑师”，拿起画笔，从P型衬底开始，一层一层地亲手“建造”一个完整的CMOS结构。
这不仅是一次知识的梳理，更将让你直观地理解，你笔下的每一个图层，在晶圆厂中究竟对应着哪一道工序。
——by 面试被问工艺流程的狗头

1. 起点：P型硅衬底和外延

P型衬底：这是芯片的“大地”，所有器件都将在这片“土壤”上构建。其掺杂浓度和晶向是一切的开端。
外延：在衬底上生长一层P-型外延硅。外延层能有效地抑制闩锁效应。
实战：器件是全部做在外延p-epi上吗？外延p-epi是怎么抑制闩锁效应的？衬底和外延层谁的浓度更高呢？？

2. 开挖“护城河”：STI浅槽隔离

工艺：垫氧 → 氮化硅掩膜 → 沟槽刻蚀 → 氧化衬垫 → HDP-CVD填充SiO₂ → CMP化学机械抛光。
版图视角：你画的 OD 或 AA 层，就定义了这个“街区”的范围。STI如同护城河，将相邻的NMOS和PMOS器件电学隔离，防止它们相互干扰。
实战：有源区和STI是什么运算关系？STI能完全隔离PMOS和NMOS吗？我们有没有其他更有效的方法去做隔离？

3. 规划“功能小区”：N-Well / P-Well 双阱

工艺：生长阱氧 → 双阱光刻 → 高能离子注入 → 高温推进 → 阈值电压调整。
版图视角：你设计的 NWELL 图层，就是在为PMOS晶体管打造一个独立的“N型家园”。阱的间距和深度是关键的DRC规则，确保隔离有效性。
实战：为什么在普通cmos工艺中，是先做STI后做阱，这样做有什么好处吗？有工艺是先做阱后做STI吗？

4. 打造“控制闸门”：薄栅氧与多晶硅栅

工艺：HF清洗 → 快速热氧化 → LPCVD沉积多晶硅 → 光刻 → 刻蚀。
版图视角：你画的 POLY 层图形，不仅定义了栅极，更决定了晶体管的沟道长度，这是性能的关键。
实战：多晶硅栅为后续的工艺流程提供了什么好处？薄栅氧给我们带来了哪些局限？

5. 优化性能：轻掺杂漏区与侧墙

工艺：LDD光刻与注入 → CVD沉积介质层 → 回刻形成侧墙。
版图视角：LDD和侧墙结构能缓解栅极边缘的电场集中，提高器件可靠性。
实战：轻掺杂漏区会不会带来坏处？在什么情况下我们不用轻掺杂漏区？

6. 注入“灵魂”：源/漏重掺杂与阱接触

工艺：源漏光刻与注入 → 快速热退火。
版图视角：你画的 PIMP 和 NIMP 层在此刻发挥作用。阱接触至关重要，它为你设计的 NTAP 和 PTAP 层，确保阱电位稳定，防止Latch-up（闩锁效应）。
实战：阱接触防止Latch-up的本质是什么？

7. 降低“联络阻力”：自对准硅化物

工艺：溅射金属 → 快速热处理形成硅化物 → 去除未反应金属。
版图视角：此工艺大幅降低了栅、源、漏的接触电阻，是高性能电路的保障。
实战：什么情况下不需要进行硅化？

8. 铺设“绝缘地基”及打通“垂直电梯”：层间介质层与接触孔

工艺：PECVD沉积SiN刻蚀阻挡层 → PECVD沉积SiO₂ → CMP抛光→ CT掩膜光刻 → 干法刻蚀 → 预清洗 → 沉积Ti/TiN阻挡层 → CVD钨填充 → CMP。
版图视角：你设计的 CONT孔必须精确对准下方的有源区或多晶硅。孔的尺寸、间距和数量，直接影响连接电阻和可靠性。
实战：孔的制作和其他layer有什么区别，为什么做孔的时候会用到OPC？

9. 架设“本地公路”：第一层金属

工艺：沉积阻挡层和铜种子层 → 电镀铜 → CMP。
版图视角：METAL1 负责最局部的互联，布线密度最高。需严格遵守间距、宽度规则，并注意天线效应。

10. 构建“城市立交”：通孔与高层金属

工艺：与M1和接触孔类似，层层堆叠。
版图视角：高层金属更厚更宽，用于全局布线、时钟和电源网络。你的布局规划能力在此面临考验。

11. 穿上“防护外衣”：钝化层与压焊窗

工艺：PECVD沉积SiO₂/SiN钝化层 → 光刻 → 干法刻蚀开窗。
版图视角：你设计的 PAD 层在此实现，它是芯片与外部世界沟通的“港口”。

结语：从图层到器件的升华

当我们亲手画完这十几层结构，再回看最初的GDSII版图文件，你会发现，每一个图层都不再冰冷。
OD 是开垦出的地块。
POLY 是精心搭建的桥廊。
CONT 和 VIA 是纵横交错的电梯与立交。
理解工艺，让版图工程师从规则的被动执行者，变为设计的主动共创者。你能预判风险，优化性能，真正理解你笔下每一根线条的重量。这，正是我们专业修养的核心。