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查看: 4700|回复: 14

[求助] 做LVS的时候提示source的port数量比layout的port数量少是怎么回事?

巴甫洛夫很忙

发表于 2019-1-15 20:54:39 | 显示全部楼层 |阅读模式

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碰到了奇怪的问题，一般是layout的port没打label，导致比source的port数量少。但我这个是source的port数量比layout少，查看lvs的报告发现，是给pad供电的三个port：VDD33（PAD电压是3.3V），VSSD以及FP在source里面没被识别出来，为什么会这样？

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巴甫洛夫很忙

楼主| 发表于 2019-1-15 21:08:02 | 显示全部楼层

附上lvs的详细报告

des_top.lvs.doc

92.38 KB, 下载次数: 17 , 下载积分: 资产 -2 信元, 下载支出 2 信元

附上详细报告

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巴甫洛夫很忙

楼主| 发表于 2019-1-15 21:11:29 | 显示全部楼层

RVE报告如下

RVE

RVE

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巴甫洛夫很忙

楼主| 发表于 2019-1-15 21:14:22 | 显示全部楼层

PORT数量

port报错

port报错

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巴甫洛夫很忙

楼主| 发表于 2019-1-16 12:47:14 | 显示全部楼层

有大佬吗？求助求助

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发表于 2019-1-16 13:24:37 | 显示全部楼层

回复 5# 巴甫洛夫很忙

检查电路网表，电路里少这个三个PORT啊！

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巴甫洛夫很忙

楼主| 发表于 2019-1-16 15:23:14 | 显示全部楼层

回复 6# haoshiyang

是说检查source（spi）文件吗？检查了，确实没有，但是在lvs报告中的incorrect nets和incorrect instance里，显示source里面是由VDD33、VSSD和FP的，不知道怎么回事，没有识别出来。

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发表于 2019-1-16 15:33:23 | 显示全部楼层

回复 7# 巴甫洛夫很忙

那应该是没有抽出这些port了。可以自己改spi文件，加上.global net 这些net试试

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巴甫洛夫很忙

楼主| 发表于 2019-1-16 15:52:41 | 显示全部楼层

回复 8# haoshiyang

是类似于这个吗？加上.GLOBAL VDD33 .GLOBAL VSSD .GLOBAL FP?

捕获.PNG

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发表于 2019-1-16 16:03:49 | 显示全部楼层

回复 9# 巴甫洛夫很忙

嗯看spi 应该是那些PG的IO CELL ￥pin 里没有定义这些port

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