对于DC后仿真和PT后仿真的困惑

西门电工

小白今天今天做了一下DC综合后的仿真，发现了一些不理解的地方，请求给与帮助；
1. 就是没有反标DC吐出来的sdf文件时，发现仿真DC网表的时候，已经存在了延时信息；但是反标了sdf文件之后发现仿真进行不下去，就是会出出现一些不定态；担心时因为时序违例，就降低了时钟频率，发现还是一样；具体问题时出在了哪里？vcs已经提醒了反标时成功的；

2.第二个疑问就是PT吐出来的sdf和DC吐出来的sdf有什么区别？PT后仿真时候，用的网表和DC吐出来的网表一样吗？

saipolo

1. 标准单元本身是有延时的，你在标准单元的module定义中可以看到specparam和specify块等时序信息约定，没有反标dc吐出的sdf时而这时你有没有在编译选项指定+nospecify等那么仿真器将使用标准单元module定义中指定的延时信息；
2. dc吐出的sdf和布局布线后给出的sdf是不一样的，一般来说dc给出的sdf没有线间延时信息，而布局布线后的sdf会给出走线的延时，因而更为准确，最后signoff也是以布局布线后的sdf为准；
3. sdf反标后会覆盖标准单元module定义中的时序定义；
4. 反标sdf后，仿真器会对时序进行检查，当出现“时序违例”时会将dff的notifier置为x，而一旦notifier为x那么Q端将输出x，此时你要检查是不是真的时序违例，如果是跨时钟域两级同步的第一级dff出现D端的所谓“时序违例”，那么这是假的时序违例，仿真是要忽略时序检查的。考虑到你不带sdf网表可以跑过的话那么就不必考虑是未初始化的存储单元引起的x传递，此时不考虑仿真器偶尔抽风，波形查看器显示问题，一般情况下就是时序不满足，需要后端修正。如果后端做的比较干净，pt都可以报出来，后仿时应该会很快收敛；
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西门电工

感谢，理解了；