Calibre提取参数，能否只提取部分电路，而其他保留

frankobvip · 发表于 2018-9-12 17:19:07

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本帖最后由 frankobvip 于 2018-9-12 17:21 编辑

1. 项目总电路使用transistor level 提取calibreview仿真成功，发现结果不太好

然后想找找原因在哪里，想提取TOP 互联走线，而具体的模块电路不提取。。

2. 使用Gate level提取方式加输出calibreview格式，同时使用Xcell定义了不提取的模块电路。

结果发现提出的结果，直接用来仿真的话，内部那些模块电路好像不在netlist 里面，根本仿不出来正常的结果

——求助，有没有办法使用calibre xRC实现，只提取TOP互联走线的寄生参数，而具体模块使用前仿的netlist进行仿真的方法呢?

多谢！

frankobvip · 发表于 2018-9-14 15:17:08

自己顶一下

blazer1111 · 发表于 2018-9-14 16:47:46

你说的内部那些模块不在netlist里面是什么意思？你可以先看看生成的calibre view 里有没有那些模块。如果是生成calibre view, cell map 里也得把这些模块加进去。另一个方法是不要用calibre view, 用spectre view, 然后直接用pex 产出的网表进行仿真。

frankobvip · 发表于 2018-9-14 17:48:33

回复 3# blazer1111

hi，blazer1111
你说的内部那些模块不在netlist里面——指的就是Calibreview里面没有那些模块

按照你的提示，我在Calibre® Interactive™ and Calibre® RVE™ User's Manual里面
找到了Creating a Gate-Level Calibre View，里面提到了Create the cellmap file

准备试试看，多谢啦。。。

blazer1111 · 发表于 2018-9-14 18:07:57

回复 4# frankobvip

good luck!

xuehaiwuya1122 · 发表于 2024-3-17 16:40:10

结果如何，是否解决了？我也遇上同样的问题了

[求助] Calibre提取参数，能否只提取部分电路，而其他保留

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