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查看: 1042|回复: 2

[求助] 几个概念问题请教下

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发表于 2018-7-12 09:53:16 | 显示全部楼层 |阅读模式

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1. 常说的上时钟树是个什么概念?2. 时序问题,约束的很细,从寄存器到寄存器,那么板上那么多时序逻辑,每一个位置都要这么约束吗?还是说是只要约束关键部分的或者PR后时序报错的部分就可以了?
发表于 2018-7-13 11:13:55 | 显示全部楼层
本帖最后由 y23angchen 于 2018-7-13 11:20 编辑

我来抛砖迎玉

我觉得你这问题的语气似乎是FPGA
1.上时钟树。 在FPGA中 时钟的资源和连线是基本固定的。 如果一个信号作为时钟使用去驱动 其他单元,如果它的负载不大,可以不用插BUFG。  如果该时钟需要驱动很多地方,负载很大, 如果不插BUFG,那么它的transition肯定会很差,可能综合布线的时候会报错,此时就需要插BUFG,即该时钟上时钟树,用专用时钟网络来提高时钟的质量。
2.  所有的时序都可以归纳为4类, input port 到 时序cell,  时序cell 到 output port, 时序cell 到 时序 cell,  input port 到 output port。

需要在constraint中将时钟都声明正确, 将input delay  output delay 声明清楚, 其他的一些因素如false path 和 multi cycle path。
 楼主| 发表于 2018-7-13 19:16:19 | 显示全部楼层
回复 2# y23angchen

   哈哈,是我没说清楚,确实是FPGA~ 谢谢您的回复~ 第一个概念明白了,就是上专用时钟网络,之前一直听人家说xxx_clk上时钟树没,我一头雾水。第二个概念,您说的有道理,所有的时序都可以归纳为4类, input port 到 时序 cell,  时序 cell 到 output port, 时序 cell 到 时序 cell,  input port 到 output port;约束好时钟信息,包括时钟组等信息, 所有的 input port 和 output port 都约束 max min delay 约束, false path 和 multi cycle path 是具体分析吗?如果出现了意料之外的时序违例的情况,比如特定地方的 setup 或者 hold 违例,才会去对该地方做更细的时序约束或者在无法收时序的情况下修改下逻辑吗?
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