求助 寄存器延时

山猫

我有4096个数，每个数位宽为20，我想求每个数占总和的概率。用的是altera cycling2系列
所以我要先把4096个数累加起来，通过同步时钟进行累加需要4096个时钟周期完成，所以一个通道完成累加，另一个通道需要将每个数进行4096个时钟延迟，然后在做除法。
我在进行延时的过程中，我用了20*4096个寄存器来进行移位延时，但是编译的时候跑得特别慢，感觉跑不出来，而且还出了一些警告，我感觉警告是说我用寄存器太多了，还有个警告是说端口不相同什么的。。菜鸟一枚，我不知道我这个延时的方法到底行不行，想各路大神求助，能否帮我解决一下，或者有更好的方法能指导我一下。。。感激不尽。

代码跟警告如图

lx2116

81920个寄存器，资源爆掉了，cyclone II没有这么多资源的，memory可能可以放的下，80K bit，你得查一下fpga的手册看资源够不够。另外这些数加起来位宽很大，可能跑不快的。

gaurson

应该是算法不对，要先从算法上考虑最优方式。而且你这个不是累加，是拼位吧？“每个数占总和的概率”怎么理解？

山猫

回复 3# gaurson


   占总和的概率就是说把这4096个20位的无符号整数相加得总和，再做除法得概率，分子是每个数，分母是总和。 我贴的不是累加，累加没贴，累加我就是调用了一个加法器，然后修改了一些，加法器输入端输出端增加了寄存器，然后将输出与其中一个输入相连。
   我贴的是关于延时的代码，因为我想的是分子和分母要一起同步输入到除法器，相除之前要等待累加的时间，需要等待4096个时钟周期，所以我就想把每个数都延迟4096个时钟周期。

草图

山猫

回复 2# lx2116


   谢谢！虽然我也觉得我用的寄存器太多了，，可我不太会用FIFO。。关于那个深度，，我不知道该怎么去控制FIFO数据什么时候输入和输出。。感觉自己还没有系统的学习这些，，很恼火

秋天叶子落

回复 5# 山猫


   用FIFO吧，控制比较简单的。20bit*4096深度。先缓存4096个到fifo，同时累加。够4096个后开始给fifo读使能，输出你的分子

山猫

回复 6# 秋天叶子落

    请问怎么去控制FIFO的读使能？

秋天叶子落

回复 7# 山猫

百度一下fifo ip的使用方法。fifo是基础的ip了，学FPGA要会用的。回了fifo，再学一些rom、ram等

huster

用BRAM缓存数据啊，当然和FIFO一个意思

sharp杨

你从RAM/ROM中打算读取4096个数据，可以使用双端口RAM/ROM，就是读地址有两个，读数据也有两个，第一个读地址和数据假设是ADDR1和DATA1，第二个是ADDR2和DATA2；DATA2连接的是累加器，你自己调用的，就不说了。DATA1输出的是每个数据，将要作为除法器的分子，那你可以用一个计数器去控制这个延迟，因为累加器的延迟固定，所以这个只要这个计数器记到一定值输出就行了